时序约束

技巧:使用IP核,加快开发进度.设计乘法器很方便,或者直接使用片子的硬核乘法器
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////----------------时序分析与时序约束----------------------------////
    
静态时序分析的前提就是设计者先提出要求，然后时序分
析工具才会根据特定的时序模型进行分析，即有约束才会
有分析。  
就是说, 设计者要求,(时序分析)电路要***秒完成行动,则要进行时序约束,fpga来选择符合要求的路径




时序约束多少是比较合适的??? 原则:没有定性的东西,只有根据实际问题具体分析 ,将发生的时延与系统的频率相比


最根本的要求是,寄存器的建立和保持时间都要符合要求




定义. 建立时间::  在上升沿到来之前的某段时间内数据是稳定的,这段时间就叫                  做建立时间


      保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间（       数据保持不变以便能够稳定读取）






/////-----------------三类基本约束路径的分析(待完善)--------------------------------///


       三类基本约束路径
   pin2reg  reg2reg  reg2pin




////----------名词和必要的公式-----------------////




Launch Clock  和 Latch clock 相差一个时间周期




setup time slack=data required time- data arrival time  数据要求的时间--实际到达的时间 
data arrival time= launch edge(第一个时钟的时间)




TimeQuest 根据 Data Arrival Time 和
Data Required Time 计算出时序余量（ Slack）。当时序余量为负值时，就发生了时序违规（ Timing Violation）。




/////***********如何使用TIMEQUEST*****************************/////
      首先 Start Analysis & Synthesis+fitter


.sdc为约束脚本文件,和.tcl文件的作用相同.


 新建脚本文件的步骤::
                     creat timing netlist--


 给设计添加时钟约束:  creat clock  注意要点击list才会出现列表
 建立sdc文件   :  write sod file