有限状态机的FPGA实现

描述有限状态机要先画状态迁移图，根据状态迁移图来写代码。

对状态的表示既可以是二进制编码也可以是独热码，二进制编码用的寄存器少，但是用的组合逻辑资源多，独热码寄存器多，但逻辑资源少，推荐后一种。

用分段式来分别描述状态迁移和输出。

代码如下;

module ex_fsm(
    input wire sclk,
input wire rst_n,
output reg k1,
output reg k2,
input wire A
);
parameter  IDLE =4'b0001;
parameter  START =4'b0010;
parameter  STOP=4'b0100;
parameter CLEAR=4'b1000;
reg [3:0] state;
always@(posedge sclk or negedge rst_n )
  if (rst_n==1'b0)
  state<=IDLE;
  else
  case (state)
     IDLE:if(A==1'b1)
     state<=START;
START:if(A==1'b0)
     state<=STOP;
STOP:if(A==1'b1)
          state<=CLEAR;  
CLEAR:if(A==1'b0)
     state<=IDLE;
 default:state<=IDLE;
  endcase
always@(posedge sclk or negedge rst_n)
  if(rst_n==1'b0)
   k1<=1'b0;
   else if  (state==IDLE&&A==1'b1)
   k1<=1'b0;
   else if(state==CLEAR&&A==1'b0)
   k1<=1'b1;
 always@(posedge sclk or negedge rst_n)
  if(rst_n==1'b0)
  k2<=1'b0;
  else if(state==STOP&&A==1'b1)
  k2<=1'b1;
  else if(state==CLEAR&&A=1'b0)
  k2<=1'b0;


endmodule