5月份FPGA总结.

///---------------------5.5---------------------------------//
qu调用modelsim仿真,提示错误. check the nativelink log file.
原因.


1.尝试不能使用
modelsim只能仿真hdl文件，不能仿真原理图。
可以用file->creat/update->create hdl design file from current file来生成一


个同名的hdl文件。
之后将原来的原理图文件从工程中移去（否则分析综合时会报错），进行分析综合。这


样就可以进行rtl仿真了。
不过这样有点麻烦。




2.也可以只生成功能仿真网表，用"eda gate level simulation"进行功能仿真。
在setting->simulation->more eda netlist writer setting中，打开这个generate 


netlist for functional simulation only，再在tasks窗口中双击eda netlist 


writer生成网表，之后就可以eda gate level simulation了。






//-----------------5.6---------------------------------------//


//电工电子实验fpga部分阅读摘要
1.步骤. 
输入.   功能仿真.  综合优化synthesize翻译成网表.   place and route.


2.各类仿真总结
功能仿真. 综合后仿真. place and route后仿真. 时序仿真.






define，是宏定义，全局有效。则在整个工程都是有效
parameter，参数，可以由调用者修改参数值。
localparam，本地参数，调用者不可修改。




RXD、TXD是Receive Data ，Transmit Data 
 
信号移相的精准控制??
 
ctrl+w 关闭标签 crtl+e恢复标签






//--------------------------5.11----------------
 
 


开发板板载了一片SDRAM,型号：HY57V2562GTR，容量：256Mit（16M*16bit），16bit


总线。SDRAM在整个FPGA系统中扮演的角色相当于电脑中的内存条，是整个FPGA的缓存区


，可以暂存数据。当我们使用NIOS II软核的时候，由于占用的资源多，FPGA内部的


ONCHIP RAM无法满足需求，所以，SDRAM作为系统的“内存”，保证了整个系统的稳定


运行。由于SDRAM高速和高性价比，我们选择它，也有其实用性。连




 


!!!!!!!!11去专业网站搜索靠谱的多..搜索 verilog+数字频率计


分享我写的代码去博客.论坛.




module();;;;记得加分号 




//---------------------5.14-----------------------------//


如何在一个工程里调用另一个工程的文件??
每天保证3小时的看书时间.
FPGA中的b不同电压???
io口的不同类型设置???


闸门设置的有问题. 14'd1000 与14'b1000显然不同啊...
conut的位数设的少了.不能满足要求
SIGNALtap中信号变红,表示出了问题...


!!!!!多尝试使用moldesim!!!.可以查看内部信号的状况.


频率 周期 和计数的关系.  N=Ft




善于使用modelsim有助于分析情况.分析内部信号的状况.在做测试频率的时候使用了,很


方便
fpga中乘.除怎么解决






减少位数,方便计算.






ax301 疑似3或者4号io口损坏.未必.










//----------------5.16---------------------------------///
节1.2熟悉adc7883的用法. 完成  8:26  一个半小时.
节3.4 解决从前的问题
 


。。学习了modelsim半自动仿真并实际使用了.


wave界面中的缩放模式.自由模式.. 设置标签便于查看波形,
信号分组.




//------------------------5.17---------------------------///


6:30----8:00 我学习了modelsim部分.


modelsim三类仿真的区别..


数字电路设计中一般有源代码输入、综合、实现等三个比较大的阶段，而电路仿真的切


入点也基本与这些阶段相吻合，根据适用的设计阶段的不同仿真可以分为RTL行为级仿真


、综合后门级功能仿真和时序仿真。这种仿真轮廓的模型不仅适合FPGA/CPLD设计，同样


适合IC设计。... 
一、RTL行为级仿真 
      在大部分设计中执行的第一个仿真将是RTL行为级仿真。这个阶段的仿真可以用来


检查代码中的语法错误以及代码行为的正确性，其中不包括延时信息。如果没有实例化


一些与器件相关的特殊底层元件的话，这个阶段的仿真也可以做到与器件无关。因此在


设计的初期阶段不使用特殊底层元件即可以提高代码的可读性、可维护性，又可以提高


仿真效率，且容易被重用。（绝大部分设计人员将这个阶段的仿真叫功能仿真！）


 




二、综合后门级功能仿真   （前仿真） 
      一般在设计流程中的第二个仿真是综合后门级功能仿真。绝大多数的综合工具除


了可以输出一个标准网表文件以外，还可以输出Verilog或者VHDL网表，其中标准网表文


件是用来在各个工具之间传递设计数据的，并不能用来做仿真使用，而输出的Verilog或


者VHDL网表可以用来仿真，之所以叫门级仿真是因为综合工具给出的仿真网表已经是与


生产厂家的器件的底层元件模型对应起来了，所以为了进行综合后仿真必须在仿真过程


中加入厂家的器件库，对仿真器进行一些必要的配置，不然仿真器并不认识其中的底层


元件，无法进行仿真。Xilinx公司的集成开发环境ISE中并不支持综合后仿真，而是使用


映射前门级仿真代替，对于Xilinx开发环境来说，这两个仿真之间差异很小。 




三、时序仿真  （后仿真） 
      在设计流程中的最后一个仿真是时序仿真。在设计布局布线完成以后可以提供一


个时序仿真模型，这种模型中也包括了器件的一些信息，同时还会提供一个SDF时序标注


文件（Standard Delay format Timing Anotation）。SDF时序标注最初使用在


Verilog语言的设计中，现在VHDL语言的设计中也引用了这个概念。对于一般的设计者来


说并不需知道SDF//-----------------------






///----------------------------------
 quartus的project中可以copy projects to destination folders






今天不想做事,那就总结一下从前,收拾从前,电脑里的文件,计划明天.