URAT VHDL程序与仿真(2)

来源：互联网发布：java easyuitree树编辑：程序博客网时间：2024/05/02 16:19

1. 顶层程序与仿真

（1）顶层程序

--文件名：top.vhd。

--功能：顶层 射。

--最后修改日期：2004.3.24。

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity top is

Port (clk32mhz,reset,rxd,xmit_cmd_p_in:in std_logic; --总的输入输出信号的定义

rec_ready,txd_out,txd_done_out:out std_logic;

txdbuf_in:in std_logic_vector(7 downto 0); --待发送数据输入

rec_buf:out std_logic_vector(7 downto 0)); --接收数据缓冲

end top;

architecture Behavioral of top is

component reciever

Port (bclkr,resetr,rxdr:in std_logic;

r_ready:out std_logic;

rbuf:out std_logic_vector(7 downto 0));

end component;

component transfer

Port (bclkt,resett,xmit_cmd_p:in std_logic;

txdbuf:in std_logic_vector(7 downto 0);

txd:out std_logic;

txd_done:out std_logic);

end component;

component baud

Port (clk,resetb:in std_logic;

bclk:out std_logic);

end component;

signal b:std_logic;

begin

u1:baud port map(clk=>clk32mhz,resetb=>reset,bclk=>b); --顶层映射

u2:reciever port map(bclkr=>b,resetr=>reset,rxdr=>rxd,r_ready=>rec_ready,

rbuf=>rec_buf);

u3:transfer port map(bclkt=>b,resett=>reset,xmit_cmd_p=>xmit_cmd_p_in,

txdbuf=>txdbuf_in,txd=>txd_out,txd_done=>txd_done_out);

end Behavioral;

2. 波特率发生器程序与仿真

（1）波特率发生器VHDL程序

--文件名：baud.vhd.

--功能：将外部输入的32MHz的信号分成频率为153600Hz的信号。

--最后修改日期：2004.3.24。

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity baud is

Port (clk,resetb:in std_logic;

bclk:out std_logic);

end baud;

architecture Behavioral of baud is

begin

process(clk,resetb)

variable cnt:integer;

begin

if resetb='1' then cnt:=0; bclk<='0'; --复位

elsif rising_edge(clk) then

if cnt>=208 then cnt:=0; bclk<='1'; --设置分频系数

else cnt:=cnt+1; bclk<='0';

end if;

end process;

end Behavioral;

3. UART发送器程序与仿真

（1）UART发送器VHDL程序

--文件名：transfer.vhd。

--功能：UART发送器。

--说明：系统由五个状态（x_idle,x_start,x_wait,x_shift,x_stop）和一个进程构成。

--最后修改日期：2004.3.24。

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity transfer is

generic(framlent:integer:=8);

Port (bclkt,resett,xmit_cmd_p:in std_logic; --定义输入输出信号

txdbuf:in std_logic_vector(7 downto 0):="11001010";

txd:out std_logic;

txd_done:out std_logic);

end transfer;

architecture Behavioral of transfer is

type states is (x_idle,x_start,x_wait,x_shift,x_stop); --定义个子状态

signal state:states:=x_idle;

signal tcnt:integer:=0;

begin

process(bclkt,resett,xmit_cmd_p,txdbuf) --主控时序、组合进程

variable xcnt16:std_logic_vector(4 downto 0):="00000"; --定义中间变量

variable xbitcnt:integer:=0;

variable txds:std_logic;

begin

if resett='1' then state<=x_idle; txd_done<='0'; txds:='1'; --复位

elsif rising_edge(bclkt) then

case state is

when x_idle=> --状态1，等待数据帧发送命令

if xmit_cmd_p='1' then state<=x_start; txd_done<='0';

else state<=x_idle;

end if;

when x_start=> --状态2，发送信号至起始位

if xcnt16>="01111" then state<=x_wait; xcnt16:="00000";

else xcnt16:=xcnt16+1; txds:='0'; state<=x_start;

end if;

when x_wait=> --状态3，等待状态

if xcnt16>="01110" then

if xbitcnt=framlent then state<=x_stop; xbitcnt:=0;

else state<=x_shift;

end if;

xcnt16:="00000";

else xcnt16:=xcnt16+1; state<=x_wait;

end if;

when x_shift=>txds:=txdbuf(xbitcnt); xbitcnt:=xbitcnt+1; state<=x_wait; --状态4，将待发数据进行并串转换

when x_stop=> --状态5，停止位发送状态

if xcnt16>="01111" then

if xmit_cmd_p='0' then state<=x_idle; xcnt16:="00000";

else xcnt16:=xcnt16; state<=x_stop;

end if; txd_done<='1';

else xcnt16:=xcnt16+1; txds:='1'; state<=x_stop;

end if;

when others=>state<=x_idle;

end case;

end if;

txd<=txds;

end process;

end Behavioral;

4. UART接收器程序与仿真

（1）UART接收器VHDL程序

--文件名：reciever.vhd。

--功能：UART接受器。

--说明：系统由五个状态（r_start,r_center,r_wait,r_sample,r_stop）和两个进程构成

--最后修改日期：2004.3.24。

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity reciever is

generic(framlenr:integer:=8);

Port (bclkr,resetr,rxdr:in std_logic; --定义输入输出信号

r_ready:out std_logic;

rbuf:out std_logic_vector(7 downto 0));

end reciever;

architecture Behavioral of reciever is

type states is (r_start,r_center,r_wait,r_sample,r_stop); --定义各子状态

signal state:states:=r_start;

signal rxd_sync:std_logic;

begin

pro1:process(rxdr)

begin

if rxdr='0' then rxd_sync<='0';

else rxd_sync<='1';

end if;

end process;

pro2:process(bclkr,resetr,rxd_sync) --主控时序、组合进程

variable count:std_logic_vector(3 downto 0); --定义中间变量

variable rcnt:integer:=0;

variable rbufs:std_logic_vector(7 downto 0);

begin

if resetr='1' then state<=r_start; count:="0000"; --复位

elsif rising_edge(bclkr) then

case state is

when r_start=> --状态1，等待起始位

if rxd_sync='0' then state<=r_center; r_ready<='0'; rcnt:=0;

else state<=r_start; r_ready<='0';

end if;

when r_center=> --状态2，求出每位的中点

if rxd_sync='0' then

if count="0100" then state<=r_wait; count:="0000";

else count:=count+1; state<=r_center;

end if;

else state<=r_start;

end if;

when r_wait=> --状态3，等待状态

if count>="1110" then

if rcnt=framlenr then state<=r_stop;

else state<=r_sample;

end if;

count:="0000";

else count:=count+1; state<=r_wait;

end if;

when r_sample=>rbufs(rcnt):=rxd_sync; rcnt:=rcnt+1;state<=r_wait;

--状态4，数据位采样检测

when r_stop=>r_ready<='1'; rbuf<=rbufs; state<=r_start; --状态4，输出帧接收完毕信号

when others=>state<=r_start;

end case;

end if;

end process;

end Behavioral;