模N计数器的Verilog HDL代码
来源：互联网 发布：php global用法 编辑：程序博客网 时间：2024/05/17 22:31
//计数器位数：NBITS
//模数：UPTO
module ModuloN_Cntr(Clock, Clear, Q, QBAR);
parameter NBITS = 2, UPTO = 3;
input Clock, Clear;
output [NBITS-1:0]Q, QBAR;
reg [NBITS-1:0]Counter;
always @(posedge Clock)
if(Clear)
Counter <= 0;
else
Counter <= (Counter + 1) % UPTO;
assign Q = Counter;
assign QBAR = ~ Counter;
endmodule
//模数：UPTO
module ModuloN_Cntr(Clock, Clear, Q, QBAR);
parameter NBITS = 2, UPTO = 3;
input Clock, Clear;
output [NBITS-1:0]Q, QBAR;
reg [NBITS-1:0]Counter;
always @(posedge Clock)
if(Clear)
Counter <= 0;
else
Counter <= (Counter + 1) % UPTO;
assign Q = Counter;
assign QBAR = ~ Counter;
endmodule
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