计数器

module  zuoye(CLK,RST,CNT);
input CLK,RST;//输入信号CLK为时钟信号，RST为异步复位信号
output[3:0]CNT;//输出信号为CNT
reg[3:0] CNT;//输出信号为4位的regard的reg型数据
reg[3:0] VALUE=6;//设置寄存器初始值为6
always@(posedge RST or posedge CLK)//复位信号和时钟信号上升沿有效
begin   
    if(RST)//是否复位判断
    begin    
        CNT<=4'd0000;//复位信号为高电平，输出信号为0
    end 
    else begin
     if(VALUE>9) begin//参考值是否为大于9
        VALUE<=6;//参考值大于9，初始值置为6           
        end 
    if(CNT<VALUE) begin//输出值是否大于参考值
            CNT <= CNT+4'd0001;//输出值小于参考值，输出加1
            end
            else
            begin //输出值大于参考值
            CNT<=4'd0000;//输出值为0
            VALUE<=VALUE+1;//参考值加1
            end 
    end
end
endmodule