Write Leveling

来自于JEDEC-3E

1 概述

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为了信号拥有更好的完整性，DDR3存储模块采用了“fly-by”结构的命令、地址、时钟总线。“fly-by”结构可有效减少stub的数量与长度，同时也导致DIMM条上每个DRAM之间时钟与选通信号的偏移时间，这就使得控制器难以维持tDQSS、tDSS、与tDSH这些时序参数的正确性。因此，DDR3 SDRAM就提供了“Write Leveling”（后称WL）这一特性来补偿这些偏移误差。

2 原理

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存储控制器可根据WL特性与DDR3 SDRAM的反馈来调节DQS-DQS#与CK-CK#之间的关系。在WL过程中，控制器可通过调节DQS-DQS#的延时设置，来将DQS-DQS#的上升沿与DRAM引脚的时钟对齐。DRAM通过DQ输出由DQS-DQS#上升沿采样的CK-CK#。

控制器不断重复调整DQS-DQS#的延时，直到检测到0->1的跳变。由此种方式确定的DQS-DQS#延时可确保tDQSS无误。此外，tDQSS、tDSS与tDSH都需要被满足。要实际应用中的保证tDQSS满足，需要一个比较合理的占空比与较少信号抖动的差分信号DQS-DQS#。根据实际应用中的tDQSS，tDQSL与tDQSH的值需要满足JEDEC中关于AC时序参数的要求，以保证tDSS与tDSH能够满足要求。概念中的时序结构图如下所示：

在WL过程中，有控制器驱动的DQS-DQS#必须由对应DRAM中打开的RANK终结，同样DRAM驱动的DQ必须由控制器来终结。

在x4、x8、x16的DRAM中，一位或多位数据总线可作为反馈的信号到达控制器。比如x16中，每个bytelane（8位一个lane）都要单独完成WL，因此每条bytelane都具备独立的反馈机制。低8位的数据位应该提供DQS[0]差分对的反馈，高8位的数据位应该提供DQS[1]差分对的反馈。

3 WL中的ODT设置

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当MR1中A7设置为1时，DRAM进入WL模式。在WL完成后通过将MR1中A7设置为0来使DRAM退出WL模式。在WL模式需要注意的是，仅有DQS-DQS#的ODT电阻可由ODT引脚激活与关闭，这里与普通模式不同。
下表是在WL中MR1相关参数的配置

Function MR1 Enable Disable Write Leveling Enable A7 1 0 Output Buffer mode(Qoff) A12 0 1

下表是DRAM终结电阻在WL中的配置

ODT pin@DRAM DQS/DQS# ODT DQ ODT 0 off off 1 on off

说明：在WL模式当中，当output buffer禁用（MR1[7]=1且MR1[12]=1）时，所有RTT_Nom设定都是可用的。当output buffer使能（MR1[7]=1且MR1[12]=0）时，RTT_Nom设定中仅有RZQ/2, RZQ/4与RZQ/6可用。

4 过程描述

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通过配置MR1的第7位可开始所有DRAM的WL模式。当进入WL模式时，DQ引脚将处于无驱动状态。在此模式中，仅NOP、Deselect、修改Qoff（MR1[12]）位以及退出WL（MR1[7]）位的命令允许被发出来。当退出WL模式时，MRS命令在改变MR1[7]的同时，也会更改A12-A11，A9，A6-A5与A2-A1。由于在控制层面每次仅使能一个RANK，所有其他Rank的输出将会被禁用，通过设置MR1[12]为1，可达到此目的。控制器会在tMOD时间后将ODT信号置1，此时DRAM已经准备好接受ODT信号。

在设置好DRAM的DQS-DQS#的ODT阻值之后，控制器会将这一对差分信号分别置为低电平（DQS）与高电平（DQS#），且需满足tWLDQSEN的时间条件。在tDQSL与tWLMRD之后控制器会将DQS与DQS#信号加上一个单个，同时DRAM采用这对差分信号来采用CK-CK#，此时CK-CK#是由控制器来提供的，时序参数tWLMRD（max）是由控制器来确定的。

DRAM通过DQS-DQS#采样CK-CK#之后，在tWLO时间后，会将采用结果反馈至所有DQ信号上。每一根DQ信号线都能提供WL的反馈。在第一次采样过程之后，DRAM剩余的DQ位被稳定地驱动至低电平。在DQ的输出时，tWLOE时间内是允许DQ为不定态的。tWLOE的意义是，在一次传输中，从最早跳变一位的跳变DQ开始，到最晚一位DQ跳变的时间。这些DQ为不需要DQS-DQS#来进行选通。控制器会自行决定采样DQ，并增加或减少DQS-DQS#的延迟，在若干时间后运行一下次的DQS-DQS#脉冲。一旦0->1跳变被检测到，控制器就会锁定此DQS-DQS#的延迟，此时该设备的WL已完成。

5 退出WL

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以下步骤为退出WL的步骤：

1. 在最后一次选通信号的上升沿之后（见T0），停止驱动选通信号。此时，DQ将为无驱动状态，并保持此状态至MR命令之后的tMOD时间（见Te1）。
2. 将ODT拉低，并保持低电平，此时tIS需要满足。（见Tb0）
3. 当关闭Rtt后，使用MRS命令将WL模式关闭。（见Tc2）
4. 在tMOD时间后，可向DRAM发送其他命令 。（见Td1）