Xilinx ISE软件 模拟组合逻辑入门
来源:互联网 发布:域名注册局 有哪些 编辑:程序博客网 时间:2024/05/16 19:48
xor_2.v
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 17:06:13 05/05/2017
// Design Name:
// Module Name: xor_2
// Project Name:
// Target Devices:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////
module xor_2(y,a,b
);
output y;
input a;
input b;
assign y=a&b;
endmodule
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 17:06:13 05/05/2017
// Design Name:
// Module Name: xor_2
// Project Name:
// Target Devices:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////
module xor_2(y,a,b
);
output y;
input a;
input b;
assign y=a&b;
endmodule
testxor.v
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 17:12:34 05/05/2017
// Design Name: xor_2
// Module Name: D:/ise147/prj/xor_2/testxor.v
// Project Name: xor_2
// Target Device:
// Tool versions:
// Description:
//
// Verilog Test Fixture created by ISE for module: xor_2
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module testxor;
// Inputs
reg a;
reg b;
// Outputs
wire y;
// Instantiate the Unit Under Test (UUT)
xor_2 uut (
.y(y),
.a(a),
.b(b)
);
initial begin
// Initialize Inputs
a = 0;
b = 0;
// Wait 100 ns for global reset to finish
#1;
{a,b} = 2'b00;
#10 {a,b}=2'b01;
#10 {a,b}=2'b10;
#10 {a,b}=2'b11;
#10 $stop;
// Add stimulus here
end
endmodule
////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 17:12:34 05/05/2017
// Design Name: xor_2
// Module Name: D:/ise147/prj/xor_2/testxor.v
// Project Name: xor_2
// Target Device:
// Tool versions:
// Description:
//
// Verilog Test Fixture created by ISE for module: xor_2
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module testxor;
// Inputs
reg a;
reg b;
// Outputs
wire y;
// Instantiate the Unit Under Test (UUT)
xor_2 uut (
.y(y),
.a(a),
.b(b)
);
initial begin
// Initialize Inputs
a = 0;
b = 0;
// Wait 100 ns for global reset to finish
#1;
{a,b} = 2'b00;
#10 {a,b}=2'b01;
#10 {a,b}=2'b10;
#10 {a,b}=2'b11;
#10 $stop;
// Add stimulus here
end
endmodule
0 0
- Xilinx ISE软件 模拟组合逻辑入门
- Xilinx ISE软件 模拟组合逻辑入门 4位加法器
- 【Linux软件安装】Ubuntu12.04: Xilinx ISE 14.6
- 【Linux软件安装】Ubuntu12.04: Xilinx ISE 14.6
- xilinx ise 下载地址
- Xilinx ISE相关
- Xilinx ise download link
- Ubuntu下运行XILINX ISE
- Xilinx ISE Black Box使用
- Ubuntu下运行XILINX ISE
- xilinx ise 14.7使用问题
- Xilinx ISE 和 XPS 简介
- 更换XILINX ISE 文本编辑器
- XILINX编译软件ISE怎样在ChipScope 加入被优化掉的信号
- xilinx ISE 软件仿真时出现 Error: (vlog-19) Failed to access library 'rtl_work' at "rtl_work"解决办法
- Xilinx 7 Series FPGA时钟网络的区别(BUFG,BUFGR,BUFIO)以及ISE实现流程软件工作内容
- Xilinx ISE中的DCM的使用
- xilinx ise design suite 12.1使用
- 三星又推出新工具啦!Gear VR 可以兼容多个视频
- Android属性动画高阶用法-Interpolator,TypeEvaluatory以及贝塞尔曲线公式的使用
- java的第一天
- 判断一个矩阵中是否可以找到一条包含某个String的路径
- opencv(13)---图像滤波
- Xilinx ISE软件 模拟组合逻辑入门
- 基于IntelliJ IDEA开发Spark的Maven项目——Scala语言
- SpringBoot集成Mybatis
- mysql 去除重复记录数据
- 关于bootstrapValidator 表单校验remote出现两次重复提交才能验证通过问题处理
- Java 反射机制
- 关于Android应用程序漏洞的防护措施
- DirectFB 绘图绘字体——对象关系图
- 【程序员段子】公司就需要你这样代码很稳定的员工!