System Verilog视频学习笔记（1）- Device Under Test

Device Under Test

 内容来自启芯-System Verilog视频

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目录结构：

1、一个例子

--------1.1 Router端口

--------1.2 Router描述

--------1.3 时序

2、代码结构

3、个人总结

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Device Under Test(DUT)

DUT是待测试对象，DUT的如下三个关键词：

（1）DUT功能描述

（2）控制信号和数据信号

（3）DUT的时序

1、一个例子

图1、路由器接口

1.1 Router端口

顶层接口

输入

输入数据、帧使能、输入使能、复位、时钟

输出

输出数据、帧使能、输出使能

 

1.2 Router描述

1、时钟上升沿采样

2、串行输入

3、数据包变长，数据包由头部和数据注册

4、基本功能：数据从输入端口可到任意输出端口

 

1.3 时序

输入时序：

din : 头部和数据

frame_n : 上升沿，数据包的起始位；下降沿，数据包的结束位。

vailid_n : 低电平表示数据有效

 

图2、例子Router输入时序图

设计人员将时序图翻译成代码。

 

输出时序：

输出在frameo_n数据有效，除了最后一个

输出数据使能valido_n有效

图3、例子Router输出时序图

 

复位信号

低电平有效，在复位后提供一定时钟后再进行数据激励输入。比如图中等待15个时钟周期后再输入数据至DUT。在芯片上电后，这段等待时间内，芯片可做一些初始化的工作，如配置DUT至正常工作状态。

 

图4、复位信号时序图

 

2、代码结构

图5、代码结构图

视频也没讲太深入，后续应该能了解到。

 

3、个人总结

本节视频比较基础，对DUT结构做了一些基本介绍，主要三点：

1、DUT功能

2、DUT的输入/输出端口定义

3、DUT的输入/输出时序