Verilog与VHDL的一些比较

来源：互联网发布：淘宝卖家打印机编辑：程序博客网时间：2024/06/05 17:47

1.列表

verilog VHDL `include LIBRARY IEEE module ENTITY architecture always process wire/reg signal assign <= =阻塞-组合逻辑 <=非阻塞-时序逻辑 posedge clk(negedge) clk’event and clk= ‘1’

2.图例

这里写图片描述

图例来源网络，有空可以敲一遍

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