减法运算之硬件优化实现思路

    在实际项目中，用FPGA硬件编程实现算法时，总会不时地关注两个点：1- 算法实现的速率；2- 芯片被消耗的资源；二者可归纳为某算法在FPGA片上实现的效率是否满足设计要求。故笔者又重新回去啃书本时，遇到减法运算在硬件实现中的优化点，记录如下：

    减法运算时，如果两个数（包括正负数）均用原码表示，则运算过程为：1- 先比较两个数绝对值的大小，然后绝对值较大的数作为被减数，较小的数作为减数；2- 计算二者绝对值的差；3- 以绝对值较大的数的符号作为运算结果的符号。由上述可知，整个运算过程需要使用数值比较电路，减法电路（实际上是加法运算电路），比较繁琐。

   解决方法：如果能用两数的补码相加代替上述的减法运算，那么计算过程中就无需使用数值比较电路，而且省去关注运算结果符号，从而使运算器的电路结构大为简化。