串转并模块设计

可以在测试代码中加入一个串行数据转换成并行数据的模块，它的部件架构如图所示：

测试代码：

`timescale 1ns/1psmodule para_serial_tb;reg clk ;reg rst_n ;wire sda ;wire en ;initial    begin    clk = 0 ; rst_n = 0; # 100.1 rst_n = 1 ;  end always #10 clk =~clk ;//---------------------串并转换模块------------------------//reg [7:0] sda_reg;always @ (posedge clk or posedge rst_n)    begin    if(!rst_n)    begin    sda_reg <= 0; end else    begin   if(en)    begin    sda_reg<= {sda_reg[6:0],sda}; end else         begin          sda_reg<= 0 ;   end      end end //---------------------实例化------------------------//para_serial para_serial_dut(.clk(clk), .rst_n(rst_n),.sda(sda) ,.en(en)); endmodule

仿真波形：