CRC校验

1.CRC原理

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循环冗余校验码（CRC）的基本原理是：在K位信息码后再拼接R位的校验码，整个编码长度为N位，因此，这种编码也叫（N，K）码。对于一个给定的（N，K）码，可以证明存在一个最高次幂为N-K=R的多项式G(x)。根据G(x)可以生成K位信息的校验码，而G(x)叫做这个CRC码的生成多项式。校验码的具体生成过程为：假设要发送的信息用多项式C(X)表示，将C(x)左移R位（可表示成C(x)*2R），这样C(x)的右边就会空出R位，这就是校验码的位置。用C(x)*2R除以生成多项式G(x)得到的余数就是校验码。

2.CRC解决办法

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1、将X的最高次幂为R的生成多项式G(X)转换成对应的R+1位二进制数。

2、将信息码左移R位，相当于对应的信息多项式C(X)*2R。

3、用生成多项式（二进制数）对信息码做除，得到R位的余数(注意：这里的二进制做除法得到的余数其实是模2除法得到的余数，并不等于其对应十进制数做除法得到的余数。)。

4、将余数拼到信息码左移后空出的位置，得到完整的CRC码。

【例】假设使用的生成多项式是G(X)=X3+X+1。4位的原始报文为1010，求编码后的报文。

解：

1、将生成多项式G(X)=X3+X+1转换成对应的二进制除数1011。

2、此题生成多项式有4位（R+1）(注意：4位的生成多项式计算所得的校验码为3位，R为校验码位数)，要把原始报文C(X)左移3（R）位变成1010000

3、用生成多项式对应的二进制数对左移3位后的原始报文进行模2除（高位对齐），相当于按位异或：

1010000

1011

---

0001000

1011

---

0011

得到的余位011，所以最终编码为：1010011

3.Verilog实现

这个网站可直接使用
http://www.easics.com/webtools/crctool
http://outputlogic.com/?page_id=321

这种方法介绍如下：

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自己写的串行结构
CRC-32 输入32位

module crc(  input [31:0] data_in,  input clk,  output reg [31:0] crc_out);localparam CRC = 33'b 1_0000_0100_1100_0001_0001_1101_1011_0111;wire [32:0] data_a;reg [32:0] data_b;reg [7:0] counter;assign data_a = { ~{ data_in[24] ,data_in[25] ,data_in[26] ,data_in[27] ,data_in[28] ,data_in[29] ,data_in[30] ,data_in[31] ,                  data_in[16] ,data_in[17] ,data_in[18] ,data_in[19] ,data_in[20] ,data_in[21] ,data_in[22] ,data_in[23] ,                  data_in[8] ,data_in[9] ,data_in[10] ,data_in[11] ,data_in[12] ,data_in[13] ,data_in[14] ,data_in[15] ,                  data_in[0] ,data_in[1] ,data_in[2] ,data_in[3] ,data_in[4] ,data_in[5] ,data_in[6] ,data_in[7]                    } , 1'b0 };always @ ( posedge clk )    begin    if ( counter == 0 ) begin        data_b <= data_a;    end    else if( counter > 32 ) begin        crc_out <= ~{ data_b[1] , data_b[2] , data_b[3] , data_b[4] , data_b[5] , data_b[6] , data_b[7] , data_b[8] ,                      data_b[9] , data_b[10] , data_b[11] , data_b[12] , data_b[13] , data_b[14] , data_b[15] , data_b[16] ,                      data_b[17] , data_b[18] , data_b[19] , data_b[20] , data_b[21] , data_b[22] , data_b[23] , data_b[24] ,                      data_b[25] , data_b[26] , data_b[27] , data_b[28] , data_b[29] , data_b[30] , data_b[31] , data_b[32] } ;    end    else    begin        if ( data_b[32] )   begin            data_b <= ( data_b ^ CRC ) << 1 ;        end        else begin            data_b <= data_b << 1 ;        end    endendalways @ ( posedge clk )    begin    if ( counter <= 32 )    begin        counter <= counter + 1 ;    end    else begin        counter <= 0 ;    endendendmodule 

仿真结果

32位数据，在第34个时钟运行完毕

用软件测试