PCIe学习笔记（26）--- PL

对应章节Chapter 13 physical layer electrical

link training是以2.5G开始的

一个设备如果支持8G，必须支持2.5G，但非必须支持5G

L0 full-on state

差分电路中，保持DC common mode voltage

如果进了electrical idle则会低于一个threshold value

TX端的CAPACITOR，AC-COPULED

DC被隔离

差分电路：

噪声会同时影响两条PATH （+， -）

参考电压变化了，会影响单端，但不影响差分

TX/RX各有+300/-300ppm偏离中心频率的clock

最WORSE的情况为600PPM

则会导致，1666个CLOCK中，会多或者少一个CLOCK

SSC：

范围是+0%到-0.5% （5000pmm），就是DOWN SPREADING

envelope: 没有规定，目前使用的是sawtooth-wave pattern

调制频率为30-33KHz

Refclk这一节，没有看明白：

5G的情况下：三类Refclk

第一类： TX/RX共同的Refclk

第二类： TX的Refclk, RX没有Refclk

第三类： TX使用Refclk 1, RX使用Refclk 2

8G的情况下，有1阶CDR，与2阶CDR