Verilog的层次化设计
来源:互联网 发布:御坂网络ssr 编辑:程序博客网 时间:2024/05/17 22:58
在设计VORC时,发现对其进行层次化设计是一种好的方法。
VORC的层次化设计就是将各个子功能模块(乘法、加法等)设计成子模块,而在顶层只进行例化。这样层次清晰,逻辑关系明确,容易进行仿真和验证。在对VORC进行功能仿真以及更正错误时效果非常明显。
在Verilog中,顶层模块调用底层模块的语法很简单:
底层子模块名 实例名 对应的端口参数
子模块在顶层模块中例化以后,就相当于一个实际的电路,是物理上存在的实体,并不是软件中函数调用的概念。因此,在使用Verilog HDL等硬件描述语言进行电路设计时,应该摒弃软件编程的一些思想,重要的是要注重电路实体的功能,而Verilog中的函数或者模块调用实际上是复制一块实体电路。
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