Verilog HDL我遇到的错误经验

1、新建模块部分：

module Divide_7( reset , clock, div_clk);正确，关注分号

module Divide_7( reset , clock, div_clk)错误

module Divide_7(input reset ,input clock,output div_clk);错误，input不能写在一起

2、代码内容部分：

module Divide_7( reset , clock, div_clk);
input reset ;
input clock;
output div_clk;
reg div_clk ;
reg [3:0] div_cnt ;
always @(posedge clock or negedge reset )
begin 
if(~reset)
begin
div_cnt=4'b0000;
div_clk<=1'b0;//切记要初始化
end
else
begin
if(div_cnt==4'b0111)
begin
div_cnt=4'b0000;
div_clk<=~div_clk;
end 
else
begin 
div_cnt<=div_cnt+4'b0001;
div_clk<=div_clk;
end 
end
end
endmodule