FPGA作业2:利用veilog设计12进制计数器
来源:互联网 发布:美国 苏联 知乎 编辑:程序博客网 时间:2024/05/29 15:07
1.点击file-new project wizard新建工程,工程名字为“12count”,然后next-next,选择cyclone旗下的EP1C2Q24C8芯片,点击next,在simulation一栏,工具名选用“ModelSim-Altera”,类型选择“Verilog-HDL”,再点击finish完成工程的创建。
2.点击file-new新建verilog HDL file,输入程序代码,已“twcount”的名字保存,如图所示:
3.将已准备好的文本文档(pin引脚文件)通过assignments-import assignments导入到工程中,并点击assignments-pins查看引脚分布,如图所示:
4.然后点击project-set as top.level entity将其设置为顶层文件,再点击processing-start进行编译,编译结果如图示:
5.点击file-new新建vector waveform file,点击view-utility windows-node finder进行关键引脚的仿真输入设计,在filter选项中选择singertap ii:pre-synthesis,并点击右侧的list,再将IN[0]-IN[3],OUT[0]-OUT[15]拖至仿真区域。点击edit-end time设置仿真时间,点击每一个输入信号的Bar进行输入信号的周期设置,并将文件保存。如图:
6. 打开assignments->settings->simulator settings
看里面的有个文本框 simulation input 里面是否为空,为空的话就要找到你所建立的Vector Waveform File 文件,是以*.VMF结尾的,如果没找到,你又以为你建立了Vector Waveform File ,很可能粗心的你还没保存Vector Waveform File ,保存了才会在project里面找到。
然后就可以点击processing-start simulation进行仿真了,如图所示:
- FPGA作业2:利用veilog设计12进制计数器
- FPGA作业2:利用veilog设计循环进制计数器
- FPGA作业2:利用veilog设计4-16译码器
- FPGA作业1:利用74161设计12进制计数器
- FPGA作业1:利用74161设计20进制计数器
- FPGA作业3:通过例化设计18进制计数器
- 计数器 FPGA电路实验 作业2
- 计数器 FPGA 电路实验 作业
- 计数器 FPGA 电路实验 作业
- 计数器 FPGA 电路实验 作业
- 计数器 FPGA 电路实验 作业
- 2017春FPGA计数器作业
- 作业2:用Verilog实现12进制计数器
- FPGA第一次作业——计数器
- FPGA作业1:利用74138设计4-16译码器
- 利用触发器设计计数器
- 二、FPGA之模71计数器设计
- 利用FPGA着手设计
- java学习日志10.24
- 遍历Map类型的集合
- 链式栈
- java错题题解
- Ubuntu入门小命令
- FPGA作业2:利用veilog设计12进制计数器
- 最近用的头文件
- Extract image convolution features using VGG11 & Pytorch
- 文件的读写
- 批处理作业调度(排列树)
- 学术之路
- SSM框架
- 浏览器的日常生活
- 大转转FE 颜值UP