Verilog学习笔记（一）语法

常量：

数字表达方式：<位宽><进制><数字>

例：8'b10101100 //位宽为8的数的二进制表示, 'b表示二进制

x表示不确定值，z表示高阻

负数：位宽前面加一个负号

下划线：用于数字中间提高可读性

参数(Parameter)型 ：用来定义常量

变量：

wire：wire型数据常用来表示用于以assign关键字指定的组合逻辑信号。

wire [n-1:0] 数据名1,数据名2,…数据名i; //共有i条总线，每条总线内有n条线路

或

wire [n:1] 数据名1,数据名2,…数据名i;

reg:reg型数据常用来表示用于 “always”模块内的指定信号， 常代表触发器。 通常， 在设计中要由“always”块通过使用行为描述语句来表达逻辑关系。 在“always”块内被赋值的每一个信号都必须定义成reg型。

memory型：

在Verilog语言中没有多维数组存在。 memory型数据是通过扩展reg型数据的地址范围来生成的。

reg [n-1:0] 存储器名[m-1:0]；

或 reg [n-1:0] 存储器名[m:1]；

在这里，reg[n-1:0]定义了存储器中每一个存储单元的大小，即该存储单元是一个n位的寄存器。存储器名后的[m-1:0]或[m:1]则定义了该存储器中有多少个这样的寄存器。

等式运算符：

"=="和"!="又称为逻辑等式运算符。其结果由两个操作数的值决定。由于操作数中某些位可能是不定值x和高阻值z,结果可能为不定值x。

而"==="和"!=="运算符则不同,它在对操作数进行比较时对某些位的不定值x和高阻值z也进行比较,两个操作数必需完全一致，其结果才是1，否则为0。

"==="和"!=="运算符常用于case表达式的判别,所以又称为"case等式运算符"。

位拼接运算符(Concatation)

位拼接运算符{}。用这个运算符可以把两个或多个信号的某些位拼接起来进行运算操作。其使用方法如下：

{信号1的某几位，信号2的某几位，..,..,信号n的某几位}

即把某些信号的某些位详细地列出来，中间用逗号分开，最后用大括号括起来表示一个整体信号。

在位拼接表达式中不允许存在没有指明位数的信号 。

缩减运算符(reduction operator)

缩减运算是对单个操作数进行或与非递推运算,最后的运算结果是一位的二进制数。

缩减运算的具体运算过程是这样的:第一步先将操作数的第一位与第二位进行或与非运算,第二步将运算结果与第三位进行或与非运算,依次类推,直至最后一位。

例如：reg [3:0] B;

reg C;

C = &B;

相当于：

C =( (B[0]&B[1]) & B[2] ) & B[3];

赋值语句：

在Verilog HDL语言中，信号有两种赋值方式：

(1).非阻塞(Non_Blocking)赋值方式( 如 b <= a; )

1) 块结束后才完成赋值操作。

2) b的值并不是立刻就改变的。

3) 这是一种比较常用的赋值方法。（特别在编写可综合模块时）

(2).阻塞(Blocking)赋值方式( 如 b = a; )

1) 赋值语句执行完后,块才结束。

2) b的值在赋值语句执行完后立刻就改变的。

3) 可能会产生意想不到的结果。

顺序块：begin_end语句

1) 块内的语句是按顺序执行的，即只有上面一条语句执行完后下面的语句才能执行。

2) 每条语句的延迟时间是相对于前一条语句的仿真时间而言的。

3) 直到最后一条语句执行完，程序流程控制才跳出该语句块。

并行块：fork_join语句

1) 块内语句是同时执行的，即程序流程控制一进入到该并行块，块内语句则开始同时并行地执行。

2) 块内每条语句的延迟时间是相对于程序流程控制进入到块内时的仿真时间的。

3) 延迟时间是用来给赋值语句提供执行时序的。

4) 当按时间时序排序在最后的语句执行完后或一个disable语句执行时，程序流程控制跳出该程序块。

条件语句：

如果用到if语句，最好写上else项。如果用case语句，最好写上default项。遵循上面两条原则，就可以避免发生这种错误，使设计者更加明确设计目标，

同时也增强了Verilog程序的可读性。

循环语句：

1) forever 连续的执行语句。

2) repeat 连续执行一条语句 n 次。

3) while 执行一条语句直到某个条件不满足。如果一开始条件即不满足(为假)，则语句一次也不能被执行。

4) for通过以下三个步骤来决定语句的循环执行。

a) 先给控制循环次数的变量赋初值。

b) 判定控制循环的表达式的值， 如为假则跳出循环语句，如为真则执行指定的语句后，转到第三步。

c) 执行一条赋值语句来修正控制循环变量次数的变量的值，然后返回第二步。

结构说明语句

1) initial说明语句

2) always说明语句

3) task说明语句

4) function说明语句

initial和always说明语句在仿真的一开始即开始执行。 initial语句只执行一次。相反， always语句则是不断地重复执行，直到仿真过程结束。

task和function说明语句

1) 函数只能与主模块共用同一个仿真时间单位，而任务可以定义自己的仿真时间单位。

2) 函数不能启动任务，而任务能启动其它任务和函数。

3) 函数至少要有一个输入变量，而任务可以没有或有多个任何类型的变量。

4) 函数返回一个值，而任务则不返回值。

系统函数和任务

$display和$write任务 ：这两个函数和系统任务的作用是用来输出信息

如果输出列表中表达式的值包含有不确定的值或高阻值，其结果输出遵循以下规则：

(1).在输出格式为十进制的情况下：

• 如果表达式值的所有位均为不定值，则输出结果为小写的x。

• 如果表达式值的所有位均为高阻值，则输出结果为小写的z。

• 如果表达式值的部分位为不定值，则输出结果为大写的X。

• 如果表达式值的部分位为高阻值，则输出结果为大写的Z。

(2).在输出格式为十六进制和八进制的情况下：

• 每4位二进制数为一组代表一位十六进制数，每3位二进制数为一组代表一位八进制数。

• 如果表达式值相对应的某进制数的所有位均为不定值，则该位进制数的输出的结果为小写的x。

• 如果表达式值相对应的某进制数的所有位均为高阻值，则该位进制数的输出结果为小写的z。

• 如果表达式值相对应的某进制数的部分位为不定值，则该位进制数输出结果为大写的X。

• 如果表达式值相对应的某进制数的部分位为高阻值，则该位进制数输出结果为大写的Z。

系统任务$monitor ：

格式：

$monitor(p1,p2,.....，pn);

$monitor;

$monitoron;

$monitoroff;

任务$monitor提供了监控和输出参数列表中的表达式或变量值的功能。 其参数列表中输出控制格式字符串和输出表列的规则和$display中的一样。当启动一个带有一个或多个参数的$monitor任务时，仿真器则建立一个处理机制，使得每当参数列表中变量或表达式的值发生变化时，整个参数列表中变量或表达式的值都将输出显示。

$monitoron和$monitoroff任务的作用是通过打开和关闭监控标志来控制监控任务$monitor的启动和停止,这样使得程序员可以很容易的控制$monitor何时发生。

在多模块调试的情况下，许多模块中都调用了$monitor,因为任何时刻只能有一个$monitor起作用，因此需配合$monitoron与$monitoroff使用，把需要监视的模块用$monitoron打开，在监视完毕后及时用$monitoroff关闭，以便把$monitor 让给其他模块使用。$monitor与$display的不同处还在于$monitor往往在initial块中调用，只要不调用$monitoroff,$monitor便不间断地对所设定的信号进行监视。

时间度量系统函数$time ： $time可以返回一个64比特的整数来表示的当前仿真时刻值。该时刻是以模块的仿真时间尺度为基准的。

$realtime系统函数 ：$realtime和$time的作用是一样的，只是$realtime返回的时间数字是一个实型数，该数字也是以时间尺度为基准的。

系统任务$finish ：系统任务$finish的作用是退出仿真器，返回主操作系统，也就是结束仿真过程。任务$finish可以带参数，根据参数的值输出不同的特征信息。如果不带参数，默认$finish的参数值为1。

系统任务$stop ：$stop任务的作用是把EDA工具(例如仿真器)置成暂停模式， 在仿真环境下给出一个交互式的命令提示符，将控制权交给用户。这个任务可以带有参数表达式。根据参数值(0，1或2)的不同，输出不同的信息。参数值越大，输出的信息越多。

系统任务$readmemb和$readmemh

1) $readmemb("<数据文件名>",<存贮器名>);

2) $readmemb("<数据文件名>",<存贮器名>,<起始地址>);

3) $readmemb("<数据文件名>",<存贮器名>,<起始地址>,<结束地址>);

4) $readmemh("<数据文件名>",<存贮器名>);

5) $readmemh("<数据文件名>",<存贮器名>,<起始地址>);

6) $readmemh("<数据文件名>",<存贮器名>,<起始地址>,<结束地址>);

1) 如果系统任务声明语句中和数据文件里都没有进行地址说明，则缺省的存放起始地址为该存贮器定义语句中的起始地址。数据文件里的数据被连续存放到该存贮器中，直到该存贮器单元存满为止或数据文件里的数据存完。

2) 如果系统任务中说明了存放的起始地址，没有说明存放的结束地址，则数据从起始地址开始存放，存放到该存贮器定义语句中的结束地址为止。

3) 如果在系统任务声明语句中，起始地址和结束地址都进行了说明，则数据文件里的数据按该起始地址开始存放到存贮器单元中，直到该结束地址，而不考虑该存贮器的定义语句中的起始地址和结束地址。

4) 如果地址信息在系统任务和数据文件里都进行了说明，那么数据文件里的地址必须在系统任务中地址参数声明的范围之内。否则将提示错误信息，并且装载数据到存贮器中的操作被中断。

5) 如果数据文件里的数据个数和系统任务中起始地址及结束地址暗示的数据个数不同的话，也要提示错误信息。

系统任务 $random

当函数被调用时返回一个32bit的随机数。它是一个带符号的整形数。

$random一般的用法是：$ramdom % b ,其中 b>0.它给出了一个范围在（-b+1):(b-1)中的随机数。

编译预处理

宏定义 `define

1) 宏名可以用大写字母表示，也可以用小写字母表示。建议使用大写字母，以与变量名相区别。

2) `define命令可以出现在模块定义里面，也可以出现在模块定义外面。宏名的有效范围为定义命令之后到原文件结束。通常，`define命令写在模块定义的外面，作为程序的一部分，在此程序内有效。

3) 在引用已定义的宏名时，必须在宏名的前面加上符号“`”，表示该名字是一个经过宏定义的名字。

4) 使用宏名代替一个字符串，可以减少程序中重复书写某些字符串的工作量。而且记住一个宏名要比记住一个无规律的字符串容易，这样在读程序时能立即知道它的含义，当需要改变某一个变量时， 可以只改变 `define命令行， 一改全改。如例1中， 先定义WORDSIZE代表常量8，这时寄存器data是一个8位的寄存器。如果需要改变寄存器的大小，只需把该命令行改为： `define WORDSIZE 16。这样寄存器data则变为一个16位的寄存器。由此可见使用宏定义，可以提高程序的可移植性和可读性。

5) 宏定义是用宏名代替一个字符串，也就是作简单的置换，不作语法检查。预处理时照样代入，不管含义是否正确。只有在编译已被宏展开后的源程序时才报错。

6) 宏定义不是Verilog HDL语句，不必在行末加分号。如果加了分号会连分号一起进行置换。

7) 在进行宏定义时，可以引用已定义的宏名，可以层层置换。

8) 宏名和宏内容必须在同一行中进行声明。如果在宏内容中包含有注释行，注释行不会作为被置换的内容。

“文件包含”处理`include

1) 一个`include命令只能指定一个被包含的文件，如果要包含n个文件，要用n个`include命令。注意下面的写法是非法的`include"aaa.v""bbb.v"

2) `include命令可以出现在Verilog HDL源程序的任何地方，被包含文件名可以是相对路径名，也可以是绝对路径名。例如： 'include"parts/count.v"

3) 可以将多个`include命令写在一行，在`include命令行，只可以出空格和注释行。例如下面的写法是合法的。

'include "fileB" 'include "fileC" //including fileB and fileC

4) 如果文件1包含文件2，而文件2要用到文件3的内容，则可以在文件1用两个`include命令分别包含文件2和文件3，而且文件3应出现在文件2之前。

5) 在一个被包含文件中又可以包含另一个被包含文件，即文件包含是可以嵌套的。

时间尺度 `timescale

注意：如果在同一个设计里，多个模块中用到的时间单位不同，需要用到以下的时间结构。

1) 用`timescale命令来声明本模块中所用到的时间单位和时间精度。

2) 用系统任务$printtimescale来输出显示一个模块的时间单位和时间精度。

3) 用系统函数$time和$realtime及%t格式声明来输出显示EDA工具记录的时间信息。

条件编译命令`ifdef、`else、`endif

条件编译命令有以下几种形式：

1) `ifdef 宏名 (标识符)

程序段1

`else

程序段2

`endif

它的作用是当宏名已经被定义过(用`define命令定义)，则对程序段1进行编译，程序段2将被忽略;否则编译程序段2，程序段1被忽略。其中`else部分可以没有，即：

2) `ifdef 宏名 (标识符)

程序段1

`endif

这里的 “宏名” 是一个Verilog HDL的标识符，“程序段”可以是Verilog HDL语句组，也可以是命令行。这些命令可以出现在源程序的任何地方。

参考资料：夏宇闻-Verilog经典教程

常量：

数字表达方式：<位宽><进制><数字>

例：8'b10101100 //位宽为8的数的二进制表示, 'b表示二进制

x表示不确定值，z表示高阻

负数：位宽前面加一个负号

下划线：用于数字中间提高可读性

参数(Parameter)型 ：用来定义常量

变量：

wire：wire型数据常用来表示用于以assign关键字指定的组合逻辑信号。

wire [n-1:0] 数据名1,数据名2,…数据名i; //共有i条总线，每条总线内有n条线路

或

wire [n:1] 数据名1,数据名2,…数据名i;

reg:reg型数据常用来表示用于 “always”模块内的指定信号， 常代表触发器。 通常， 在设计中要由“always”块通过使用行为描述语句来表达逻辑关系。 在“always”块内被赋值的每一个信号都必须定义成reg型。

memory型：

在Verilog语言中没有多维数组存在。 memory型数据是通过扩展reg型数据的地址范围来生成的。

reg [n-1:0] 存储器名[m-1:0]；

或 reg [n-1:0] 存储器名[m:1]；

在这里，reg[n-1:0]定义了存储器中每一个存储单元的大小，即该存储单元是一个n位的寄存器。存储器名后的[m-1:0]或[m:1]则定义了该存储器中有多少个这样的寄存器。

等式运算符：

"=="和"!="又称为逻辑等式运算符。其结果由两个操作数的值决定。由于操作数中某些位可能是不定值x和高阻值z,结果可能为不定值x。

而"==="和"!=="运算符则不同,它在对操作数进行比较时对某些位的不定值x和高阻值z也进行比较,两个操作数必需完全一致，其结果才是1，否则为0。

"==="和"!=="运算符常用于case表达式的判别,所以又称为"case等式运算符"。

位拼接运算符(Concatation)

位拼接运算符{}。用这个运算符可以把两个或多个信号的某些位拼接起来进行运算操作。其使用方法如下：

{信号1的某几位，信号2的某几位，..,..,信号n的某几位}

即把某些信号的某些位详细地列出来，中间用逗号分开，最后用大括号括起来表示一个整体信号。

在位拼接表达式中不允许存在没有指明位数的信号 。

缩减运算符(reduction operator)

缩减运算是对单个操作数进行或与非递推运算,最后的运算结果是一位的二进制数。

缩减运算的具体运算过程是这样的:第一步先将操作数的第一位与第二位进行或与非运算,第二步将运算结果与第三位进行或与非运算,依次类推,直至最后一位。

例如：reg [3:0] B;

reg C;

C = &B;

相当于：

C =( (B[0]&B[1]) & B[2] ) & B[3];

赋值语句：

在Verilog HDL语言中，信号有两种赋值方式：

(1).非阻塞(Non_Blocking)赋值方式( 如 b <= a; )

1) 块结束后才完成赋值操作。

2) b的值并不是立刻就改变的。

3) 这是一种比较常用的赋值方法。（特别在编写可综合模块时）

(2).阻塞(Blocking)赋值方式( 如 b = a; )

1) 赋值语句执行完后,块才结束。

2) b的值在赋值语句执行完后立刻就改变的。

3) 可能会产生意想不到的结果。

顺序块：begin_end语句

1) 块内的语句是按顺序执行的，即只有上面一条语句执行完后下面的语句才能执行。

2) 每条语句的延迟时间是相对于前一条语句的仿真时间而言的。

3) 直到最后一条语句执行完，程序流程控制才跳出该语句块。

并行块：fork_join语句

1) 块内语句是同时执行的，即程序流程控制一进入到该并行块，块内语句则开始同时并行地执行。

2) 块内每条语句的延迟时间是相对于程序流程控制进入到块内时的仿真时间的。

3) 延迟时间是用来给赋值语句提供执行时序的。

4) 当按时间时序排序在最后的语句执行完后或一个disable语句执行时，程序流程控制跳出该程序块。

条件语句：

如果用到if语句，最好写上else项。如果用case语句，最好写上default项。遵循上面两条原则，就可以避免发生这种错误，使设计者更加明确设计目标，

同时也增强了Verilog程序的可读性。

循环语句：

1) forever 连续的执行语句。

2) repeat 连续执行一条语句 n 次。

3) while 执行一条语句直到某个条件不满足。如果一开始条件即不满足(为假)，则语句一次也不能被执行。

4) for通过以下三个步骤来决定语句的循环执行。

a) 先给控制循环次数的变量赋初值。

b) 判定控制循环的表达式的值， 如为假则跳出循环语句，如为真则执行指定的语句后，转到第三步。

c) 执行一条赋值语句来修正控制循环变量次数的变量的值，然后返回第二步。

结构说明语句

1) initial说明语句

2) always说明语句

3) task说明语句

4) function说明语句

initial和always说明语句在仿真的一开始即开始执行。 initial语句只执行一次。相反， always语句则是不断地重复执行，直到仿真过程结束。

task和function说明语句

1) 函数只能与主模块共用同一个仿真时间单位，而任务可以定义自己的仿真时间单位。

2) 函数不能启动任务，而任务能启动其它任务和函数。

3) 函数至少要有一个输入变量，而任务可以没有或有多个任何类型的变量。

4) 函数返回一个值，而任务则不返回值。

系统函数和任务

$display和$write任务 ：这两个函数和系统任务的作用是用来输出信息

如果输出列表中表达式的值包含有不确定的值或高阻值，其结果输出遵循以下规则：

(1).在输出格式为十进制的情况下：

• 如果表达式值的所有位均为不定值，则输出结果为小写的x。

• 如果表达式值的所有位均为高阻值，则输出结果为小写的z。

• 如果表达式值的部分位为不定值，则输出结果为大写的X。

• 如果表达式值的部分位为高阻值，则输出结果为大写的Z。

(2).在输出格式为十六进制和八进制的情况下：

• 每4位二进制数为一组代表一位十六进制数，每3位二进制数为一组代表一位八进制数。

• 如果表达式值相对应的某进制数的所有位均为不定值，则该位进制数的输出的结果为小写的x。

• 如果表达式值相对应的某进制数的所有位均为高阻值，则该位进制数的输出结果为小写的z。

• 如果表达式值相对应的某进制数的部分位为不定值，则该位进制数输出结果为大写的X。

• 如果表达式值相对应的某进制数的部分位为高阻值，则该位进制数输出结果为大写的Z。

系统任务$monitor ：

格式：

$monitor(p1,p2,.....，pn);

$monitor;

$monitoron;

$monitoroff;

任务$monitor提供了监控和输出参数列表中的表达式或变量值的功能。 其参数列表中输出控制格式字符串和输出表列的规则和$display中的一样。当启动一个带有一个或多个参数的$monitor任务时，仿真器则建立一个处理机制，使得每当参数列表中变量或表达式的值发生变化时，整个参数列表中变量或表达式的值都将输出显示。

$monitoron和$monitoroff任务的作用是通过打开和关闭监控标志来控制监控任务$monitor的启动和停止,这样使得程序员可以很容易的控制$monitor何时发生。

在多模块调试的情况下，许多模块中都调用了$monitor,因为任何时刻只能有一个$monitor起作用，因此需配合$monitoron与$monitoroff使用，把需要监视的模块用$monitoron打开，在监视完毕后及时用$monitoroff关闭，以便把$monitor 让给其他模块使用。$monitor与$display的不同处还在于$monitor往往在initial块中调用，只要不调用$monitoroff,$monitor便不间断地对所设定的信号进行监视。

时间度量系统函数$time ： $time可以返回一个64比特的整数来表示的当前仿真时刻值。该时刻是以模块的仿真时间尺度为基准的。

$realtime系统函数 ：$realtime和$time的作用是一样的，只是$realtime返回的时间数字是一个实型数，该数字也是以时间尺度为基准的。

系统任务$finish ：系统任务$finish的作用是退出仿真器，返回主操作系统，也就是结束仿真过程。任务$finish可以带参数，根据参数的值输出不同的特征信息。如果不带参数，默认$finish的参数值为1。

系统任务$stop ：$stop任务的作用是把EDA工具(例如仿真器)置成暂停模式， 在仿真环境下给出一个交互式的命令提示符，将控制权交给用户。这个任务可以带有参数表达式。根据参数值(0，1或2)的不同，输出不同的信息。参数值越大，输出的信息越多。

系统任务$readmemb和$readmemh

1) $readmemb("<数据文件名>",<存贮器名>);

2) $readmemb("<数据文件名>",<存贮器名>,<起始地址>);

3) $readmemb("<数据文件名>",<存贮器名>,<起始地址>,<结束地址>);

4) $readmemh("<数据文件名>",<存贮器名>);

5) $readmemh("<数据文件名>",<存贮器名>,<起始地址>);

6) $readmemh("<数据文件名>",<存贮器名>,<起始地址>,<结束地址>);

1) 如果系统任务声明语句中和数据文件里都没有进行地址说明，则缺省的存放起始地址为该存贮器定义语句中的起始地址。数据文件里的数据被连续存放到该存贮器中，直到该存贮器单元存满为止或数据文件里的数据存完。

2) 如果系统任务中说明了存放的起始地址，没有说明存放的结束地址，则数据从起始地址开始存放，存放到该存贮器定义语句中的结束地址为止。

3) 如果在系统任务声明语句中，起始地址和结束地址都进行了说明，则数据文件里的数据按该起始地址开始存放到存贮器单元中，直到该结束地址，而不考虑该存贮器的定义语句中的起始地址和结束地址。

4) 如果地址信息在系统任务和数据文件里都进行了说明，那么数据文件里的地址必须在系统任务中地址参数声明的范围之内。否则将提示错误信息，并且装载数据到存贮器中的操作被中断。

5) 如果数据文件里的数据个数和系统任务中起始地址及结束地址暗示的数据个数不同的话，也要提示错误信息。

系统任务 $random

当函数被调用时返回一个32bit的随机数。它是一个带符号的整形数。

$random一般的用法是：$ramdom % b ,其中 b>0.它给出了一个范围在（-b+1):(b-1)中的随机数。

编译预处理

宏定义 `define

1) 宏名可以用大写字母表示，也可以用小写字母表示。建议使用大写字母，以与变量名相区别。

2) `define命令可以出现在模块定义里面，也可以出现在模块定义外面。宏名的有效范围为定义命令之后到原文件结束。通常，`define命令写在模块定义的外面，作为程序的一部分，在此程序内有效。

3) 在引用已定义的宏名时，必须在宏名的前面加上符号“`”，表示该名字是一个经过宏定义的名字。

4) 使用宏名代替一个字符串，可以减少程序中重复书写某些字符串的工作量。而且记住一个宏名要比记住一个无规律的字符串容易，这样在读程序时能立即知道它的含义，当需要改变某一个变量时， 可以只改变 `define命令行， 一改全改。如例1中， 先定义WORDSIZE代表常量8，这时寄存器data是一个8位的寄存器。如果需要改变寄存器的大小，只需把该命令行改为： `define WORDSIZE 16。这样寄存器data则变为一个16位的寄存器。由此可见使用宏定义，可以提高程序的可移植性和可读性。

5) 宏定义是用宏名代替一个字符串，也就是作简单的置换，不作语法检查。预处理时照样代入，不管含义是否正确。只有在编译已被宏展开后的源程序时才报错。

6) 宏定义不是Verilog HDL语句，不必在行末加分号。如果加了分号会连分号一起进行置换。

7) 在进行宏定义时，可以引用已定义的宏名，可以层层置换。

8) 宏名和宏内容必须在同一行中进行声明。如果在宏内容中包含有注释行，注释行不会作为被置换的内容。

“文件包含”处理`include

1) 一个`include命令只能指定一个被包含的文件，如果要包含n个文件，要用n个`include命令。注意下面的写法是非法的`include"aaa.v""bbb.v"

2) `include命令可以出现在Verilog HDL源程序的任何地方，被包含文件名可以是相对路径名，也可以是绝对路径名。例如： 'include"parts/count.v"

3) 可以将多个`include命令写在一行，在`include命令行，只可以出空格和注释行。例如下面的写法是合法的。

'include "fileB" 'include "fileC" //including fileB and fileC

4) 如果文件1包含文件2，而文件2要用到文件3的内容，则可以在文件1用两个`include命令分别包含文件2和文件3，而且文件3应出现在文件2之前。

5) 在一个被包含文件中又可以包含另一个被包含文件，即文件包含是可以嵌套的。

时间尺度 `timescale

注意：如果在同一个设计里，多个模块中用到的时间单位不同，需要用到以下的时间结构。

1) 用`timescale命令来声明本模块中所用到的时间单位和时间精度。

2) 用系统任务$printtimescale来输出显示一个模块的时间单位和时间精度。

3) 用系统函数$time和$realtime及%t格式声明来输出显示EDA工具记录的时间信息。

条件编译命令`ifdef、`else、`endif

条件编译命令有以下几种形式：

1) `ifdef 宏名 (标识符)

程序段1

`else

程序段2

`endif

它的作用是当宏名已经被定义过(用`define命令定义)，则对程序段1进行编译，程序段2将被忽略;否则编译程序段2，程序段1被忽略。其中`else部分可以没有，即：

2) `ifdef 宏名 (标识符)

程序段1

`endif

这里的 “宏名” 是一个Verilog HDL的标识符，“程序段”可以是Verilog HDL语句组，也可以是命令行。这些命令可以出现在源程序的任何地方。