【笔记】verilog 学习笔记(一)

1、版本+编译时间
2、提供取反和不取反用于测试寄存器
3、提供Debug LED和Test point
4、计数器清零及为什么清零
5、锁相环状态查询、失效历史查询
6、握手信号寄存器可查询
7、通信接口应该有时能、清零、镜像RAM等功能
8、LocalBus提供中断、环回，流量控制等功能
9、每个模块都有状态调试寄存器
10、模块入口处和出口处都需要统计
11、高速信号应该使用收发机的均衡、摆幅和预加重
12、切换时钟域，应该进行同步化要求
13、状态机代码添加“安全模式”综合约束，在综合时选中(safe state machine)
14、没有同步化的异步复位后状态机不能立即发生状态迁移，可能使得状态机进入非法状态
15、规则中不能使用Latch
16、规则中不使用门控时钟及不使用内部的LUT对时钟进行控制
17、锁相环的外部反馈时钟需要与输入时钟同一频率
18、使用内部RAM初始值要先初始化RAM
19、没有使用的引脚需要设置成3态。
20、硬件布线，针对高速信号接口需要符合规范。
21、逻辑内部的On-chip termination ，很多限制尽量不考虑使用
22、加载，初始化，过程监控等应打印到日志
23、大容量FPGA需要使用器件的SEU(Single Event Upset)检测功能，软件需预留功能接口
24、确保Debug寄存器和手册一致