并行数据转串行数据模块的设计

通信协议
scl为不断输出的时钟信号，如果scl为高电平时，sda由高变低，穿行数据流开始；如果scl为高电平，sda由低变高，串行数据结束。sda信号的数据值必须在scl高电平之间稳定，在scl低电平时才可以改变，否则的话，立即就结束了串行数据的转换。