FPGA入门实验三:计数器、波形仿真、SignalTap
来源:互联网 发布:威海矩阵直销软件价格 编辑:程序博客网 时间:2024/06/05 10:22
题目(1):参照代码,设计一个0-17的计数器,当计数值为17的时候,OV输出1,其他输出0,注意设定合理的信号位宽。
1.新建工程,添加BDF文件和Verilog-HDL文件,写一个17进制计数器的Module并创建Symbol,其代码如下:
module dec_17(
input CLK,
output reg [5-1:0] OUT,
output reg OV
);
always @ (posedge CLK) begin
if(OUT<5'd17)
OUT<=OUT+1'b1;
else OUT=0;
end
always @(OUT) begin
if(OUT==17)
OV=1;
else
OV=0;
end
endmodule
2.17进制计数器的RTL视图如下:
3.在Bdf文件中添加新建的Symbol并且将CLK信号指派为G21引脚。
4.新建Signal tap文件,添加要观察的量,重新编译工程,将生成的.sof文件下载到板子中,通过放大缩小可以观察OUT端的输出情况如下图所示:
题目(2):针对以上计数器,修改输出逻辑,当计数值为0-8时,OV输出0,9-17时OV输出1 用SignalTap验证
1.新建工程,添加BDF文件和Verilog-HDL文件,写一个题目要求的计数器的Module并创建Symbol,其代码如下:
module dec_17(
input CLK,
output reg [5-1:0] OUT,
output reg OV
);
always @ (posedge CLK) begin
if(OUT<5'd17)
OUT<=OUT+1'b1;
else OUT=0;
end
always @(OUT) begin
if(OUT<=8)
OV=0;
else
OV=1;
end
endmodule
2.RTL图如下
3.3.在Bdf文件中添加新建的Symbol并且将CLK信号指派为G21引脚。
4.新建Signal Tap 文件,添加要观察的信号,编译工程,将.sof文件下载后观察如下
- FPGA入门实验三:计数器、波形仿真、SignalTap
- FPGA实验三——计数器、波形仿真、SignalTap
- FPGA实验3:计数器、波形仿真、SignalTap
- 实验三:计数器、波形仿真、SignalTap
- FPGA基础实验:计数器设计、波形仿真、SignalTap调试
- 2017FPGA基本任务计数器仿真实验
- 仿真利器——SignalTap的波形导出功能
- 作业:计数器仿真实验
- FPGA入门实验六:计数器、ROM和DDS
- 计数器 FPGA 电路实验 作业
- 计数器 FPGA 电路实验 作业
- 计数器 FPGA 电路实验 作业
- 计数器 FPGA 电路实验 作业
- 《FPGA零基础入门到精通视频教程》-第002计数器(Modelsim前仿真)
- FPGA-Modelsim仿真不出来波形可能的原因
- FPGA入门实验四:时间基准电路 和 带使能的多周期计数器
- 2016 秋季 计数器仿真实验作业
- 作业1:计数器仿真实验作业
- DIP(Dual in-line package)封装
- 【Linux】基础与命令一
- cpp-netlib
- 钮文新:股市怎么了?
- ConstraintLayout约束布局使用教程难点理解
- FPGA入门实验三:计数器、波形仿真、SignalTap
- SQL Server 数据库密码修改
- 黑马商城项目_商城主页_zepto应用
- 【C语言】树_数据结构_练习
- 第一次使用
- 输入a个整数,计算他们的平均数
- How to use another indicator in your code?
- 【Android】从Handler.post(Runnable r)再一次梳理Android的消息机制(以及handler的内存泄露)
- 第二次