FPGA入门实验六：计数器、ROM和DDS

1.新建工程并添加Verilog和BDF文件，Bdf文件如下图：

2.RTL图如下：

3.用signal tap 对Out信号在Bus Line 模式下观察：

回答问题：

         1）电路的工作频率是50Mhz,正弦波频率和计数器增量值的对应关系是什么

     答：设增量为M，则正弦波的频率：f=(M/128)*50Mhz

         2) 你能得到的最低频率的正弦波是多少?

              答：当计数器的增量为1时，正弦波的周期最长，频率最小设为f1,则f1=（50/128）Mhz

         3)能否有什么方法能够得到比f1频率还低的正弦波?

    答：可以降低工作电路的频率，进而降低正弦波的最低频率。

         4）修改计数增量信号为10比特，把计数值信号的高7位分配为ROM的地址，低3位悬空不使用，拨动拨码开               关，观察最低频率有什么变化？

    答：最低频率较原来相比会变大，变为原来的8倍，Fmin=(400/128)Mhz

        5)请给出：输出信号频率 和 电路工作时钟频率，计数器增量值，以及计数器数据位宽之间的表达式关系

             答：假设输出信号频率为f,电路工作频率为F，计数器增量值为M，计数器数据位宽为n,

                   f=(M/2^n)XF