汇编初始化SDRAM

1 SDRAM引入

1.1 SDRAM和DDR基本概念

SDRAM：Syncronized Dynamic Ramdam Access Memory，同步动态随机存储器。

DDR：DDR就是DDR SDRAM，是SDRAM的升级版。（DDR：Double Data Rate双倍速率同步动态随机存储器，双倍速度的SDRAM）

DDR有好多代：DDR1、DDR2、DDR3、DDR4、LPDDR。

1.2 SDRAM的特性（容量大、价格低、掉电易失性、随机读写、总线式访问）

SDRAM/DDR都属于动态内存（相对于静态内存SRAM），都需要先运行一段初始化代码来初始化才能使用，不像SRAM开机上电后就可以直接运行。

类似于SDRAM和SRAM的区别的，还有NorFlash和NandFlash（硬盘）这两个。

正是因为硬件本身特性有限制，所以才导致启动代码比较怪异、比较复杂。而我们研究裸机是为了研究uboot，在uboot中就充分利用了硬件的各种特性，处理了硬件复杂性。

1.3 SDRAM数据手册带读

SDRAM在系统中属于SoC外接设备（外部外设。以前说过随着半导体技术发展，很多东西都逐渐集成到SoC内部去了。现在还长期在外部的一般有：Flash、SDRAM/DDR、网卡芯片如DM9000、音频Codec。现在有一些高集成度的芯片也试图把这几个集成进去，做成真正的单芯片解决方案。）

SDRAM通过地址总线和数据总线接口（总线接口）与SoC通信。

开发板原理图上使用的是K4T1G164QQ，但是实际开发板上贴的不是这个，是另一款。但是这两款是完全兼容的，进行软件编程分析的时候完全可以参考K4T1G164QQ的文档。

全球做SDRAM的厂商不多，二线厂家做的产品参数都是向一线厂家（三星、KingSton）看齐，目的是兼容一线厂家的设计，然后让在意成本的厂商选择它的内存芯片替代一线厂家的内存芯片。SDRAM的这个市场特征就导致这个东西比较标准化，大部分时候细节参数官方（芯片原厂家）都会给你一个参考值。

K4T1G164QE：
K表示三星产品，4表示是DRAM，T表示产品号码，1G表示容量（1Gb，等于128MB，我们开发板X210上一共用了4片相同的内存，所以总容量是128×4=512MB）16表示单芯片是16位宽的，4表示是4bank。

三星官方的数据手册上其实没有芯片相关的参数设置信息，都是芯片选型与外观封装方面的信息，选型是给产品经理来看的，封装和电压等信息是给硬件工程师看的。软件工程师最关注的是工作参数信息，但是数据手册没有。

2 SDRAM原理图和数据手册分析

2.1 原理图中SDRAM相关部分

S5PV210共有2个内存端口（就好象有2个内存插槽）。再结合查阅数据手册中内存映射部分，可知：两个内存端口分别叫DRAM0和DRAM1：

　　DRAM0：内存地址范围：0x20000000～0x3FFFFFFF（512MB），对应引脚是Xm1xxxx
　　DRAM1: 内存地址范围：0x40000000～0x7FFFFFFF（1024MB），对应引脚是Xm2xxxx

结论：
(1)整个210最多支持内存为1.5GB，如果给210更多的内存CPU就无法识别。

(2)210最多支持1.5GB内存，但是实际开发板不一定要这么多，譬如我们X210开发板就只有512MB内存，连接方法是在DRAM0端口分布256MB，在DRAM1端口分布了256MB。

(3)由2可知，X210开发板上内存合法地址是：0x20000000～0x2FFFFFFF（256MB） + 0x40000000～0x4FFFFFFF（256MB）。当板子上DDR初始化完成之后，这些地址都是可以使用的；如果使用了其他地址譬如0x30004000就是死路一条。

原理图中每个DDR端口都由3类总线构成：地址总线（Xmn_ADDR0~XMnADDR13共14根地址总线） + 控制总线（中间部分，自己看原理图） + 数据总线（Xmn_DATA0~XMnDATA31共32根数据线）

分析：从数据总线的位数可以看出，我们用的是32位的（物理）内存。

原理图中画出4片内存芯片的一页，可以看出：X210开发板共使用了4片内存（每片1Gb=128MB，共512MB），每片内存的数据总线都是16位的（单芯片是16位内存）。如何由16位内存得到32位内存呢？可以使用并联方法。在原理图上横向的2颗内存芯片就是并联连接的。并联时地址总线接法一样，但是数据总线要加起来。这样连接相当于在逻辑上可以把这2颗内存芯片看成是一个（这一个芯片是32位的，接在Xm1端口上）。

2.2 数据手册中SDRAM相关部分

看数据手册《NT5TU64M16GG-DDR2-1G-G-R18-Consumer》第10页的block diagram。这个框图是128Bb×8结构的，这里的8指的是8bank，每bank128Mbit。

210的DDR端口信号中有BA0～BA2，接在内存芯片的BA0～BA2上，这些引脚就是用来选择bank的。

每个bank内部有128Mb，通过row address（14位） + column address（10位）的方式来综合寻址。

一共能寻址的范围是：2的14次方+2的10次方 = 2的24次方。对应16MB（128Mbit）内存。

3 汇编初始化SDRAM详解

3.1 初始化代码框架介绍（函数调用和返回、步骤等）

SDRAM初始化使用一个函数sdram_asm_init，函数在sdram_init.S文件中实现，是一个汇编函数。

强调：汇编实现的函数在返回时需要明确使用返回指令（mov pc, lr）。

3.2 27步初始化DDR2

(1)首先，DDR初始化和SoC（准确说是和SoC中的DDR控制器）有关，也和开发板使用的DDR芯片有关，和开发板设计时DDR的连接方式也有关。

(2)S5PV210的DDR初始化步骤在SoC数据手册：1.2.1.3 DDR2这个章节。可知初始化DDR共需27个步骤。

(3)之前分析过X210的内存连接方式是：在DRAM0上连接256MB，在DRAM1上连接了256MB。所以初始化DRAM时分为2部分，第一部分初始化DRAM0，第二部分初始化DRAM1。

(4)我们的代码不是自己写的，这个代码来自于：第一，九鼎官方的uboot中；第二，参考了九鼎的裸机教程中对DDR的初始化；第三，有些参数是我根据自己理解修改过的。

3.3 设置IO端口驱动强度

因为DDR芯片和S5PV210之间是通过很多总线连接的，总线的物理表现就是很多个引脚，也就是说DDR芯片和S5PV210芯片是通过一些引脚连接的。DDR芯片工作时需要一定的驱动信号，这个驱动信号需要一定的电平水平才能抗干扰，所以需要设置这些引脚的驱动能力，使DDR正常工作。

DRAM控制器对应的引脚设置为驱动强度2X（我也不知道为什么是2X，什么时候设置成3X 4X?，这东西只能问DDR芯片厂商或者SoC厂商，我们一般是参考原厂给的代码）。

3.4 DRAM port 时钟设置

从代码第128行到154行。主要是开启DLL（dram pll）然后等待锁存。这段代码对应27步中的第2到第4步。

sdram_init.S

#include "s5pv210.h"#if 1#define DMC0_MEMCONTROL     0x00202400  // MemControl   BL=4, 1Chip, DDR2 Type, dynamic self refresh, force precharge, dynamic power down off#define DMC0_MEMCONFIG_0    0x20F01323  // MemConfig0   256MB config, 8 banks,Mapping Method[12:15]0:linear, 1:linterleaved, 2:Mixed#define DMC0_MEMCONFIG_1    0x30F00312  // MemConfig1       默认值#define DMC0_TIMINGA_REF    0x00000618  // TimingAref   7.8us*133MHz=1038(0x40E), 100MHz=780(0x30C), 20MHz=156(0x9C), 10MHz=78(0x4E)#define DMC0_TIMING_ROW     0x28233287  // TimingRow    for @200MHz#define DMC0_TIMING_DATA    0x23240304  // TimingData   CL=3#define DMC0_TIMING_PWR     0x09C80232  // TimingPower#define DMC1_MEMCONTROL     0x00202400  // MemControl   BL=4, 2 chip, DDR2 type, dynamic self refresh, force precharge, dynamic power down off#define DMC1_MEMCONFIG_0    0x40F01323  // MemConfig0   512MB config, 8 banks,Mapping Method[12:15]0:linear, 1:linterleaved, 2:Mixed#define DMC1_MEMCONFIG_1    0x60E00312  // MemConfig1#define DMC1_TIMINGA_REF    0x00000618  // TimingAref   7.8us*133MHz=1038(0x40E), 100MHz=780(0x30C), 20MHz=156(0x9C), 10MHz=78(0x4#define DMC1_TIMING_ROW     0x28233289  // TimingRow    for @200MHz#define DMC1_TIMING_DATA    0x23240304  // TimingData   CL=3#define DMC1_TIMING_PWR     0x08280232  // TimingPower#endif#if 0#define DMC0_MEMCONTROL     0x00212400  // MemControl   BL=4, 1Chip, DDR2 Type, dynamic self refresh, force precharge, dynamic power down off#define DMC0_MEMCONFIG_0    0x20E01323  // MemConfig0   512MB config, 8 banks,Mapping Method[12:15]0:linear, 1:linterleaved, 2:Mixed#define DMC0_MEMCONFIG_1    0x40F01323  // MemConfig1#define DMC0_TIMINGA_REF    0x00000618  // TimingAref   7.8us*133MHz=1038(0x40E), 100MHz=780(0x30C), 20MHz=156(0x9C), 10MHz=78(0x4E)#define DMC0_TIMING_ROW     0x28233287  // TimingRow    for @200MHz#define DMC0_TIMING_DATA    0x23240304  // TimingData   CL=3#define DMC0_TIMING_PWR     0x09C80232  // TimingPower#define DMC1_MEMCONTROL     0x00202400  // MemControl   BL=4, 2 chip, DDR2 type, dynamic self refresh, force precharge, dynamic power down off#define DMC1_MEMCONFIG_0    0x40C01323  // MemConfig0   512MB config, 8 banks,Mapping Method[12:15]0:linear, 1:linterleaved, 2:Mixed#define DMC1_MEMCONFIG_1    0x00E01323  // MemConfig1#define DMC1_TIMINGA_REF    0x00000618  // TimingAref   7.8us*133MHz=1038(0x40E), 100MHz=780(0x30C), 20MHz=156(0x9C), 10MHz=78(0x4#define DMC1_TIMING_ROW     0x28233289  // TimingRow    for @200MHz#define DMC1_TIMING_DATA    0x23240304  // TimingData   CL=3#define DMC1_TIMING_PWR     0x08280232  // TimingPower#endif.global sdram_asm_initsdram_asm_init:     ldr r0, =0xf1e00000    ldr r1, =0x0    str r1, [r0, #0x0]    /* DMC0 Drive Strength (Setting 2X) */    ldr r0, =ELFIN_GPIO_BASE    ldr r1, =0x0000AAAA    str r1, [r0, #MP1_0DRV_SR_OFFSET]       // 寄存器中对应0b10，就是2X    ldr r1, =0x0000AAAA    str r1, [r0, #MP1_1DRV_SR_OFFSET]    ldr r1, =0x0000AAAA    str r1, [r0, #MP1_2DRV_SR_OFFSET]    ldr r1, =0x0000AAAA    str r1, [r0, #MP1_3DRV_SR_OFFSET]    ldr r1, =0x0000AAAA    str r1, [r0, #MP1_4DRV_SR_OFFSET]    ldr r1, =0x0000AAAA    str r1, [r0, #MP1_5DRV_SR_OFFSET]    ldr r1, =0x0000AAAA    str r1, [r0, #MP1_6DRV_SR_OFFSET]    ldr r1, =0x0000AAAA    str r1, [r0, #MP1_7DRV_SR_OFFSET]    ldr r1, =0x00002AAA    str r1, [r0, #MP1_8DRV_SR_OFFSET]    /* DMC1 Drive Strength (Setting 2X) */    ldr r0, =ELFIN_GPIO_BASE    ldr r1, =0x0000AAAA    str r1, [r0, #MP2_0DRV_SR_OFFSET]    ldr r1, =0x0000AAAA    str r1, [r0, #MP2_1DRV_SR_OFFSET]    ldr r1, =0x0000AAAA    str r1, [r0, #MP2_2DRV_SR_OFFSET]    ldr r1, =0x0000AAAA    str r1, [r0, #MP2_3DRV_SR_OFFSET]    ldr r1, =0x0000AAAA    str r1, [r0, #MP2_4DRV_SR_OFFSET]    ldr r1, =0x0000AAAA    str r1, [r0, #MP2_5DRV_SR_OFFSET]    ldr r1, =0x0000AAAA    str r1, [r0, #MP2_6DRV_SR_OFFSET]    ldr r1, =0x0000AAAA    str r1, [r0, #MP2_7DRV_SR_OFFSET]    ldr r1, =0x00002AAA    str r1, [r0, #MP2_8DRV_SR_OFFSET]    /* DMC0 initialization at single Type*/    ldr r0, =APB_DMC_0_BASE    ldr r1, =0x00101000             @PhyControl0 DLL parameter setting, manual 0x00101000    str r1, [r0, #DMC_PHYCONTROL0]    ldr r1, =0x00000086             @PhyControl1 DLL parameter setting, LPDDR/LPDDR2 Case    str r1, [r0, #DMC_PHYCONTROL1]    ldr r1, =0x00101002             @PhyControl0 DLL on    str r1, [r0, #DMC_PHYCONTROL0]    ldr r1, =0x00101003             @PhyControl0 DLL start    str r1, [r0, #DMC_PHYCONTROL0]find_lock_val:    ldr r1, [r0, #DMC_PHYSTATUS]        @Load Phystatus register value    and r2, r1, #0x7    cmp r2, #0x7                @Loop until DLL is locked    bne find_lock_val    and r1, #0x3fc0     mov r2, r1, LSL #18    orr r2, r2, #0x100000    orr r2 ,r2, #0x1000     orr r1, r2, #0x3                @Force Value locking    str r1, [r0, #DMC_PHYCONTROL0]#if 0   /* Memory margin test 10.01.05 */    orr r1, r2, #0x1                @DLL off    str r1, [r0, #DMC_PHYCONTROL0]#endif    /* setting DDR2 */    ldr r1, =0x0FFF2010             @ConControl auto refresh off    str r1, [r0, #DMC_CONCONTROL]    ldr r1, =DMC0_MEMCONTROL            @MemControl BL=4, 1 chip, DDR2 type, dynamic self refresh, force precharge, dynamic power down off    str r1, [r0, #DMC_MEMCONTROL]    ldr r1, =DMC0_MEMCONFIG_0           @MemConfig0 256MB config, 8 banks,Mapping Method[12:15]0:linear, 1:linterleaved, 2:Mixed    str r1, [r0, #DMC_MEMCONFIG0]    ldr r1, =DMC0_MEMCONFIG_1           @MemConfig1    str r1, [r0, #DMC_MEMCONFIG1]    ldr r1, =0xFF000000             @PrechConfig    str r1, [r0, #DMC_PRECHCONFIG]    ldr r1, =DMC0_TIMINGA_REF           @TimingAref 7.8us*133MHz=1038(0x40E), 100MHz=780(0x30C), 20MHz=156(0x9C), 10MHz=78(0x4E)    str r1, [r0, #DMC_TIMINGAREF]    ldr r1, =DMC0_TIMING_ROW            @TimingRow  for @200MHz    str r1, [r0, #DMC_TIMINGROW]    ldr r1, =DMC0_TIMING_DATA           @TimingData CL=3    str r1, [r0, #DMC_TIMINGDATA]    ldr r1, =DMC0_TIMING_PWR            @TimingPower    str r1, [r0, #DMC_TIMINGPOWER]    ldr r1, =0x07000000             @DirectCmd  chip0 Deselect    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x01000000             @DirectCmd  chip0 PALL    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00020000             @DirectCmd  chip0 EMRS2    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00030000             @DirectCmd  chip0 EMRS3    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00010400             @DirectCmd  chip0 EMRS1 (MEM DLL on, DQS# disable)    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00000542             @DirectCmd  chip0 MRS (MEM DLL reset) CL=4, BL=4    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x01000000             @DirectCmd  chip0 PALL    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x05000000             @DirectCmd  chip0 REFA    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x05000000             @DirectCmd  chip0 REFA    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00000442             @DirectCmd  chip0 MRS (MEM DLL unreset)    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00010780             @DirectCmd  chip0 EMRS1 (OCD default)    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00010400             @DirectCmd  chip0 EMRS1 (OCD exit)    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x07100000             @DirectCmd  chip1 Deselect    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x01100000             @DirectCmd  chip1 PALL    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00120000             @DirectCmd  chip1 EMRS2    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00130000             @DirectCmd  chip1 EMRS3    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00110400             @DirectCmd  chip1 EMRS1 (MEM DLL on, DQS# disable)    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00100542             @DirectCmd  chip1 MRS (MEM DLL reset) CL=4, BL=4    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x01100000             @DirectCmd  chip1 PALL    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x05100000             @DirectCmd  chip1 REFA    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x05100000             @DirectCmd  chip1 REFA    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00100442             @DirectCmd  chip1 MRS (MEM DLL unreset)    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00110780             @DirectCmd  chip1 EMRS1 (OCD default)    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00110400             @DirectCmd  chip1 EMRS1 (OCD exit)    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x0FF02030             @ConControl auto refresh on    str r1, [r0, #DMC_CONCONTROL]    ldr r1, =0xFFFF00FF             @PwrdnConfig    str r1, [r0, #DMC_PWRDNCONFIG]    ldr r1, =0x00202400             @MemControl BL=4, 2 chip, DDR2 type, dynamic self refresh, force precharge, dynamic power down off    str r1, [r0, #DMC_MEMCONTROL]// 上面是DRAM0初始化步骤/*******************************************************************************************/   // 下面是DRAM1初始化步骤，两者没有联系，是并列的。    /* DMC1 initialization */    ldr r0, =APB_DMC_1_BASE    ldr r1, =0x00101000             @Phycontrol0 DLL parameter setting    str r1, [r0, #DMC_PHYCONTROL0]    ldr r1, =0x00000086             @Phycontrol1 DLL parameter setting    str r1, [r0, #DMC_PHYCONTROL1]    ldr r1, =0x00101002             @PhyControl0 DLL on    str r1, [r0, #DMC_PHYCONTROL0]    ldr r1, =0x00101003             @PhyControl0 DLL start    str r1, [r0, #DMC_PHYCONTROL0]find_lock_val1:    ldr r1, [r0, #DMC_PHYSTATUS]        @Load Phystatus register value    and r2, r1, #0x7    cmp r2, #0x7                @Loop until DLL is locked    bne find_lock_val1    and r1, #0x3fc0     mov r2, r1, LSL #18    orr r2, r2, #0x100000    orr r2, r2, #0x1000    orr r1, r2, #0x3                @Force Value locking    str r1, [r0, #DMC_PHYCONTROL0]#if 0   /* Memory margin test 10.01.05 */    orr r1, r2, #0x1                @DLL off    str r1, [r0, #DMC_PHYCONTROL0]#endif    /* settinf fot DDR2 */    ldr r0, =APB_DMC_1_BASE    ldr r1, =0x0FFF2010             @auto refresh off    str r1, [r0, #DMC_CONCONTROL]    ldr r1, =DMC1_MEMCONTROL            @MemControl BL=4, 2 chip, DDR2 type, dynamic self refresh, force precharge, dynamic power down off    str r1, [r0, #DMC_MEMCONTROL]    ldr r1, =DMC1_MEMCONFIG_0           @MemConfig0 512MB config, 8 banks,Mapping Method[12:15]0:linear, 1:linterleaved, 2:Mixed    str r1, [r0, #DMC_MEMCONFIG0]    ldr r1, =DMC1_MEMCONFIG_1           @MemConfig1    str r1, [r0, #DMC_MEMCONFIG1]    ldr r1, =0xFF000000    str r1, [r0, #DMC_PRECHCONFIG]    ldr r1, =DMC1_TIMINGA_REF           @TimingAref 7.8us*133MHz=1038(0x40E), 100MHz=780(0x30C), 20MHz=156(0x9C), 10MHz=78(0x4    str r1, [r0, #DMC_TIMINGAREF]    ldr r1, =DMC1_TIMING_ROW            @TimingRow  for @200MHz    str r1, [r0, #DMC_TIMINGROW]    ldr r1, =DMC1_TIMING_DATA           @TimingData CL=3    str r1, [r0, #DMC_TIMINGDATA]    ldr r1, =DMC1_TIMING_PWR            @TimingPower    str r1, [r0, #DMC_TIMINGPOWER]    ldr r1, =0x07000000             @DirectCmd  chip0 Deselect    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x01000000             @DirectCmd  chip0 PALL    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00020000             @DirectCmd  chip0 EMRS2    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00030000             @DirectCmd  chip0 EMRS3    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00010400             @DirectCmd  chip0 EMRS1 (MEM DLL on, DQS# disable)    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00000542             @DirectCmd  chip0 MRS (MEM DLL reset) CL=4, BL=4    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x01000000             @DirectCmd  chip0 PALL    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x05000000             @DirectCmd  chip0 REFA    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x05000000             @DirectCmd  chip0 REFA    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00000442             @DirectCmd  chip0 MRS (MEM DLL unreset)    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00010780             @DirectCmd  chip0 EMRS1 (OCD default)    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00010400             @DirectCmd  chip0 EMRS1 (OCD exit)    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x07100000             @DirectCmd  chip1 Deselect    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x01100000             @DirectCmd  chip1 PALL    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00120000             @DirectCmd  chip1 EMRS2    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00130000             @DirectCmd  chip1 EMRS3    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00110440             @DirectCmd  chip1 EMRS1 (MEM DLL on, DQS# disable)    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00100542             @DirectCmd  chip1 MRS (MEM DLL reset) CL=4, BL=4    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x01100000             @DirectCmd  chip1 PALL    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x05100000             @DirectCmd  chip1 REFA    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x05100000             @DirectCmd  chip1 REFA    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00100442             @DirectCmd  chip1 MRS (MEM DLL unreset)    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00110780             @DirectCmd  chip1 EMRS1 (OCD default)    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x00110400             @DirectCmd  chip1 EMRS1 (OCD exit)    str r1, [r0, #DMC_DIRECTCMD]    ldr r1, =0x0FF02030             @ConControl auto refresh on    str r1, [r0, #DMC_CONCONTROL]    ldr r1, =0xFFFF00FF             @PwrdnConfig        str r1, [r0, #DMC_PWRDNCONFIG]    ldr r1, =DMC1_MEMCONTROL            @MemControl BL=4, 2 chip, DDR2 type, dynamic self refresh, force precharge, dynamic power down off    str r1, [r0, #DMC_MEMCONTROL]    // 函数返回    mov pc, lr