[allegro sigrity si] 1：Tline 的仿真实验

allegro sigrity si 的使用 和一点心得。

这个系列的的实验主要的来源是《Cadence高速电路设计Allegro Sigrity SIPIEMI设计指南》里面的实验，会加一点自己的心得，我也是第一次学习，会不断的把自己学到的更新到这一系列里面。

对于仿真，主要应对的有高速布线，差分对，码间串扰，阻抗匹配，振铃，过冲，EMI分析。

信号完整性分析

    先建立一个完整的信号链路，打开allegro - allegro sigrity si，然后点击tools - topology editor,我们就正式进到了allegro sigrity si 里面了。

    仿真的主要步骤都在这里面进行，先建立一个完整的信号链路，一个输出，一条导线，一个输入  。

    点击edit -add Element,然后在model type filter 里面选择ibisoutput 里面的1p8v的模型，放到窗口里，这是一个输出源。

  在model type filter 继续选择ibisinput 里面的1p8v的模型，放到窗口，这是一个输入，信号接收端。

 在model type filter 继续选择interconnect 里面选择 tline,这是一个理想导线，可以设置 导线阻抗，和信号延迟。

  然后用光标点击器件的原点 就能互相连接，最终如下图。

  

点击CUSTOM可以设置输出源参数，我这里是设置过的，没改变是之前PLUSE,点击TL1可以在右侧设置各种参数，包括阻抗，和传输延时，传输延时，这里设置得的是0.04ns,0.2ns,0.5ns。(这里输出源的频率为100Mhz)

点击

 

   仿真会运行，确认就OK了。

下面会输出结果

我们选择结果中的一项右键 view -waveform 这样就可以看到波形

可以看出来，三个信号都出现了反射和振铃的情况，但是，我们能看的出来蓝色为0.04ns的传输延时是最好的，传输延时越大越不好，出线了阻抗不匹配的情况，这里我们右键点击OUTPUT元件，view一下，

点击元器件会发现 dT时间0.216ns ，根据信号完整性分析，传输延时在1/5的建立时间内，这样会减少振铃和反射，在传输线很短的情况下 会出线这种情况。

那么这段导线的具体阻抗是多少呢？

点到pullupwavefrom 和pulldown 里面 计算横坐标0点位置附近的斜率  大概是2/0.2 和3.5/0.3 在10R左右。

如果不明白位什么延迟要小于1/5的建立时间可以去看一下《信号完整性分析》