Quartusii9.1调用（联调）ModelSim-Altera 6.5b (Quartus II 9.1) Starter Edition

准备工作：

       新手，和我一样的，建议从http://www.altera.com/下载QuartusII 9.1和ModelSim-Altera 6.5b ，本人使用网络版，有破解的可以使用破解版。闲话少说，进入正题！

第一步：打开Quartus9.1 II，如图1  

 

图1

第二步：新建一个工程，直接点击Finish完成（可以先不选择芯片等），如图2

 

图2

 

第三步：新建一个Verilog HDL File(菜单File/New)，如图3

 

图3

第四步：编辑文件，代码如下，并保存为half_clk.v文件，如图4

module half_clk(reset,clk_in,clk_out);
input clk_in,reset;
output clk_out;
reg clk_out;

always @(posedge clk_in)
  begin
    if(!reset)  clk_out=0;
    else clk_out=~clk_out;
  end
endmodule

 

图4

第五步：编译，出现下面界面，恭喜你，第一步过程完成了，如图5

     编译过程中会有一个EDA Netlist Writer的过程并在工程目录下创建一个simulation文件夹，里面又有一个modelsim文件夹，一会我们创建的testbench文件就会生成在这个文件夹里。编译过程中会有一个EDA Netlist Writer的过程并在工程目录下创建一个simulation文件夹，里面又有一个modelsim文件夹，一会我们创建的testbench文件就会生成在这个文件夹里。如图6

 

图5

 

图6

 第六步：EDA工具的选择

Assignments->EDA Tool Settings

详细设置内容如下图所示，图7

 

 

图7

第七步：创建testbench文件

Processing->Start->Start Test Bench Template Write

成功后如下图8所示，恭喜你，离胜利有近了一步。

打开刚才上面提到的simulation/modelsim文件夹下的top.vt文件并编辑，内容如下图9所示。

PS：将该语句//@eachvec；注释掉，在Modelsim中可以产生连续的波形，否则只有单个波形。

 

图8

 

图9

第八步：这是决定你成败的最关键一步，这个地方这整整搞了3天才在网上找到资料，一定要看好了。

在NativeLink settings中选择Compile test bench并点击后面的Test Benches

在Test Benches中点击New

在Test bench name栏一定要填写刚刚我们创建的testbench文件的实体名即module half_clk_vlg_tst()中的half_clk_vlg_tst;在Top level modele in test bench中也填写half_clk_vlg_tst；在Design instance name in test bench中i1

然后在Test bench files中浏览添加testbench文件，详见下图10

同时将Run gate-level simulation automatically after compilation复选框勾上，如图11

 

图10

 

图11

  

第九步：重新编译文件后，将调用Modelsim进行仿真，如下图12，点击红圈内图标停止仿真后；点击图13左下脚红圈内“Wave”， 就可以看到最后的波形结果，恭喜，大功告成！！！

 

图12

 

图13