用Verilog实现电路分频

分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思（Xilinx）的DLL.来进行时钟的分频，倍频以及相移。但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。因此很多招聘单位在招聘时往往要求应聘者写一个分频器（比如奇数分频）以考核应聘人员的设计水平和理解程度。下面讲讲对各种分频系数进行分频的方法：

第一，偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。

第二，奇数倍分频：奇数倍分频常常在论坛上有人问起，实际上，奇数倍分频有两种实现方法：

首先，完全可以通过计数器来实现，如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，当计数器计数到邻近值进行两次翻转，比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。即是在计数值在邻近的1和2进行了两次翻转。这样实现的三分频占空比为1/3或者2/3。

如果要实现占空比为50%的三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法计数进行三分频，然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为50%的三分频时钟。这种方法可以实现任意的奇数分频。归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数选定到某一个值进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟时钟翻转，同样经过（N-1）/2时，输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数n分频时钟。

另外一种方法：对进行奇数倍n分频时钟，首先进行n/2分频（带小数，即等于(n-1)/2+0.5），然后再进行二分频得到。得到占空比为50%的奇数倍分频。下面讲讲进行小数分频的设计方法

第三，小数分频：首先讲讲如何进行n+0.5分频，这种分频需要对输入时钟进行操作。基本的设计思想：对于进行n+0.5分频，首先进行模n的计数，在计数到n-1时，输出时钟赋为‘1’，回到计数0时，又赋为0，因此，可以知道，当计数值为n-1时，输出时钟才为1，因此，只要保持计数值n-1为半个输入时钟周期，即实现了n+0.5分频时钟，因此保持n-1为半个时钟周期即是一个难点。从中可以发现，因为计数器是通过时钟上升沿计数，因此可以在计数为n-1时对计数触发时钟进行翻转，那么时钟的下降沿变成了上升沿。即在计数值为n-1期间的时钟下降沿变成了上升沿，则计数值n-1只保持了半个时钟周期，由于时钟翻转下降沿变成上升沿，因此计数值变为0。因此，每产生一个n+0.5分频时钟的周期，触发时钟都是要翻转一次.

 

奇数倍分频的方法：(以5分频为例)

(n=N-1),图中，COUNT0采用上沿计数，COUNT1采用下沿计数，DIV0和DIV1是分别是上沿触发器和下沿触发器的输出，计数为0~（n/2-1）时DIV0、DIV1<='1' 此处为0~1，计数为n/2~（n-1）时DIV0、DIV1<='0'此处为2~4，DIV5_CLK是DIV0和DIV1的或门输出。
在使用该电路时，需要注意：
（1）DIV0和DIV1到DIV5_CLK的约束要严，越快越好。不然，无法保证1:1的占空比。
（2）MCLK频率要求较高，尽量不要出现窄脉冲，尤其是在高频电路里。
（3）COUNT1可有可无，视时钟频率高低而定。频率越高，COUNT1越需要。

 

奇数倍分频（5分频）的方法：  

`timescale 1ns / 1ps

 

module div(MCLK,DIV5_CLK,DIV0,DIV1,COUNT0);

 

input  MCLK;                 //时钟输入

 

output DIV5_CLK;             //5分频输出

output DIV0,DIV1;             //(N-1)/2分频输出

reg DIV0;

reg DIV1;

 

parameter N = 5;                 // 设置分频数N(奇数)

parameter M = 2;                 // (N-1)/2

 

output [2:0]COUNT0;              //计数器计数寄存器

reg[2:0] COUNT0;

reg[2:0] COUNT1;

 

always@(posedge MCLK)          //MCLK上升沿分频

    begin

           if(COUNT0==2)

         begin

           DIV0=0;

         end

       else if(COUNT0==5)

          begin

                    COUNT0=0;

            DIV0=1;

          end

                     COUNT0=COUNT0+1;

    end

 

always@(negedge MCLK)         //MCLK下降沿分频

    begin

           if(COUNT1==2)

         begin

           DIV1=0;

         end

       else if(COUNT1==5)

         begin

            DIV1=1;

            COUNT1=0;

         end

                     COUNT1=COUNT1+1;

    end

 

assign DIV5_CLK=DIV0|DIV1;     //两路(N-1)/2分频输出相或

 

endmodule

 

 

Post-Route Simulation仿真输出：

 

 

   当要去其他奇数分频数时，可以改变N、M的值

parameter N = 5;                 // 设置分频数N(奇数)

parameter M = 2;                 // (N-1)/2

 

为了方便观察，增加DIV0、DIV1两个输出信号，波形仿真如下：

 

 

 

   我在编写程序的时候，开始的时候always里写成了非阻塞赋值了，仿真结果错误，错误程序如下：

 

always@(posedge MCLK)          //MCLK上升沿分频

    begin

           if(COUNT0==M)

         begin

           DIV0<=0;

         end

       else if(COUNT0==N)

          begin

                    COUNT0<=0;

             DIV0<=1;

          end

                     COUNT0<=COUNT0+1;

    end

 

仿真波形如下：

 

 

 

可以看到计数器COUNT0根本没有在COUNT0==5的时候归零，这是为什么呢？这是由于我没有很好理解非阻塞和阻塞赋值的区别，这里用到非阻塞，导致if里面的幅值与COUNT0<=COUNT0+1是同时进行的，也就是说当COUNT==5时，理应COUNT归零，当这时COUNT0<=COUNT0+1，COUNT0==6，if也就无效了。所以要注意非阻塞与阻塞赋值的差别：（可参考我转载的另两篇博文）

Verilog 非阻塞赋值的仿真/综合问题（一）

Verilog 非阻塞赋值的仿真/综合问题（二）

 

也可以改成

 

always@(posedge MCLK)

    begin

           if(COUNT0==1)

         begin

                        DIV0<=0;

                            COUNT0<=COUNT0+1;

         end

       else if(COUNT0==4)

          begin

                    COUNT0<=0;

            DIV0<=1;

          end

               else COUNT0<=COUNT0+1;

        end

 

always@(negedge MCLK)

    begin

           if(COUNT1==1)

         begin

                        DIV1<=0;

                            COUNT1<=COUNT1+1;

         end

       else if(COUNT1==4)

          begin

                    COUNT1<=0;

            DIV1<=1;

          end

               else COUNT1<=COUNT1+1;

        end

 

assign DIV5_CLK=DIV0|DIV1;

 

Post-Route Simulation仿真输出：

 

奇数倍分频（Verilog）