verilog实现占空比为1/2的奇数分频电路
来源:互联网 发布:淘宝延长付款时间多久 编辑:程序博客网 时间:2024/05/01 13:52
最近正在准备找工作,由于是做FPGA开发,所以verilog实现技术分频电路是一道经常出现的题目,三分频,五分频电路等等;
经过一下午时间总结出了一个通用电路,可以实现任意奇数分频电路。
verilog代码如下:
module fenpin3(clk,clkout,rst);//奇数分频电路,能够进行3,5,7分频
input clk,rst;
output clkout;
reg [2:0] a,b;
reg clkout;
parameter fenpin=3;
always@(posedge clk or negedge rst)
begin
if(!rst)
a<=0;
else if(a==fenpin-1)
a<=0;
else
a<=a+1;
end
always@(negedge clk or negedge rst)
begin
if(!rst)
b<=0;
else if(b==fenpin-1)
b<=0;
else
b<=b+1;
end
always@(a or b or rst)
begin
if(!rst)
clkout<=0;
else if((a+b==1)||(a+b==fenpin+1))
clkout<=~clkout;
end
endmodule
通过以上电路,可以实现任意占空比为1/2的电路。仿真波形如下:
三分频:
五分频:
七分频:
- verilog实现占空比为1/2的奇数分频电路
- 1/2占空比的五分频电路实现
- Verilog--奇数分频与偶数分频及占空比
- Verilog实现任意分频和占空比
- 【温故而知新】【2】时钟分频-奇数50%占空比
- 利用条件语句实现不同占空比的分频时钟电路
- 用Verilog语言实现奇数倍分频电路3分频、5分频、7分频
- 三分频50%占空比电路的VHDL可综合代码
- 占空比为50%的奇数分频器的设计
- verilog实现奇数倍分频
- 用Verilog实现电路分频
- vhdl 非百分之五十占空比的七分频
- NO.1 基于verilogHDL的时钟分频与任意占空比调节
- vhdl 等占空比四分频
- [Verilog]任意整数(奇数,偶数)分频器设计, 50%占空比
- 分频电路-verilog
- FPGA任意奇偶数分频占空比50%
- 如何在FPGA中利用Verilog实现任意倍的奇数分频
- 黑马程序员——SQL Server 基础 笔记
- Centos6.3上安装VLC播放器
- Linux下多线程查看工具(pstree、ps、pstack)
- 题目1202:排序
- 二分查找法
- verilog实现占空比为1/2的奇数分频电路
- 黑马程序员——委托概述
- 数字签名
- makefile文件的制作
- hdu3001(集合dp求哈密顿回路)
- C/C++学习规划与发展指引(看书,积累,厚积薄发)
- 使用WireShark分析HTTP协议时几种常见的汉字编码及其解码方法小结
- CF 327B. Hungry Sequence
- 总结下学习脱壳的正确资料和方法