结构化设计向导与IP核生成工具——IP核生成时.xaw与.xco的区别

结构化设计向导（Architecture Wizard）和IP核生成工具（Core Generator）分别是两个独立的模块，可以单独运行，也可以在ISE集成化开发平台中作为一个整体的模块来调用。由于这两个工具的功能和输出文件基 本上相同，所以可以将二者合而为一，作为一个工具来使用。当单独运行结构化设计向导时，所创建工程文件的后缀为.XAW，如图1所示。这两个工具都采用了 非常友好的GUI界面，使用起来简单、方便并直观。有一点需注意，由于ArchitectureWizard和Core Generator工具可能会涉及某些器件的“硬核”，所以当选择不同的目标器件时，涵盖的“模块”内容会不同。

　   IP核生成工具是Xilinx ISE设计工具中的一个重要设计输入工具，它提供了大量成熟且高效的IP核为用户所用。IP核生成工具及结构化设计向导可以用来创建和生成器件中使用的各种类型及功能的模块，这些模块从简单的基本设计模块到复杂的信号处理器等一应俱全。如果设计者能够掌握该工具的使用，将会极大地缩短设计的进度，减少开发和调试的时间并避免重复设计，同时对设计的性能和质量带来较大的提升。由于Core Generator和Architecture Wizard根据Xilinx的FPGA器件特点和结构雨设计，直接使用Xilinx FPGA底层硬件原语描述，所以可充分地将FPGA的性能发挥出来，其实现结果在面积和速度上都能达到令人满意的效果。
       Core Generator可生成的IP核在功能上分为基本模块、通信与网络模块、数字信号处理模块、数学运算功能模块、存储器模块、微处理器、控制器与外设模块、标准与协议处理模块、语音处理模块、标准总线模 块，以及视频与图像处理模块等。这些功能涵盖了从基本设计单元到复杂功能样机的众多成熟设计，而且每次ISE设计工具升级都会对IP核进行相应的升级。此 外，Xilinx的IP设计服务中心还可提供更多的IP信息，特别是对复杂且付费的IP核使用者通过网站提供face to face的服务。
     使用Core Generator工具生成IP核时，根据使用者的参数将调用并产生相应的如下文件。
（1）COE文件：该文件为以ASCII格式存储IP核的参数和初始值文仵，如存储器初值、FIR滤波器的系数及相关器的掩图等，可以利用IP核生成工具提供的存储器编辑器（Memory  Editor）来设计存储器的初始值文件。

　　该文件的格式为Keyword（关键字）＝Value（数值）；

      常用的关键字有“RADIX”（非存储器，如滤波器内核所使用的基数）、“MEMORY＿INITIALIZATION ＿RADIX”（存储器内核所使用的基数）及“MEMORY＿INITIALIZATION＿VECTOR”（分布式和块存储器的变量）。

（2）CGF文件：用于存储器编辑器生成IP核时的格式日志文件。

（3）XCO文件：包含当前工程属性与IP核的参数信息，该文件既可以是输入文件，也可以是输出文件。IP核生成之后， 自动产生该脚本文件。
（4）XAW文件：结构化设计向导工具生成的包含配置设置的二进制文件。

（5）XCP文件：简化的XCO文件，包含IP核的参数信息。

（6）ASY文件：原理图编辑器（ECS）的图形符号文件。

（7）EDN文件：网表文件。该文件是IP核最重要的输出文件，Xilinx的实现工具将根据该网表实现IP核的映射和布局布线。

（8）CoreGen.log文件：日志文件，其中包含与用户信息、版本信息、器件类型、工程属性、IP核参数和输出文件格式等相关的工程信息。

（9）MIF文件：与CEO文件相似，包含存储器初值、FIR滤波器的系数和相关器的掩图等参数。

（10）NGC文件：设计实现后的二进制网表文件。

（11）NDF文件：与NGC文件相关，为第三方综合工具提供IP核的面积利用和延时等信息。

（12） V文件：仿真生成的Verilog源代码文件。

（13）VEO文件：Verilog源代码，在对模块进行例化时使用。

（14）VHD文件：仿真生成的VHDL源代码文件。
（15）VHO文件：VHDL源代码，在对模块进行例化时使用。

（16）XSF文件：第三方的Mentor设计工具提供端口和IP核参数信息。

（17）Corenamepadded.edn文件：引脚文件，当生成IP核时选择[Add pads]，后所生成的引脚文件。

（18）Corename＿flist，txt文件：说明IP核生成器生成的所有文本文件。
（19）XilinxCoreLib／*.v文件：所有IP核的Verilog仿真模型。编译后作为仿真库使用。

（20）XilinxCoreLib／*.vhd文件：所有IP核的VHDL仿真模型。编译后作为仿真库使用。

（21）XilinxCoreLib／*comp.vhd文件：VHDL器件声明文件。 

 

转自：http://blog.163.com/wqx508@126/blog/static/97393072011228104825495/

 

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core generator产生的几个重要文件简单说明 

 

 

在使用core generator的时候，最后输出core的文件有若干个，那这些文件，哪些是比较重要的？都有什么用途，下面个人做个简单介绍。
关于每个文件的具体含义，可以参阅core generator的帮助文档。

我想重要的文件有以下4个：分别是：VHD    VHO   XCO    EDN
帮助文档说：
VHD File

VHDL wrapper file, which is used to support VHDL functional simulation of a core. The VHD wrapper passes customized parameters to the generic core simulation model. For more information, see VHDL Design Flow (Standalone).
从上面这段话可以明白，VHD文件，也就是楼主说的代码文件，是用来做功能仿真的。

VHO File

 

VHDL template file. The components in this file can be used to instantiate a core. For more information, see VHDL Design Flow (Standalone)
而VHO文件，我们可以copy里面的代码到我们自己的代码中，只是小作修改。这里包含了元件的声明与例化，我们不必再自己去敲那些字母。

XCO File（这个和XAW文件很象，但是用core generator不会产生出来XAW文件。用Architecture Wizard IP才会产生XAW文件）
As an output file, the XCO file stores the project and core parameter settings used to generate a particular core. The CORE Generator generates an XCO file in the project directory for each IP core that it creates.
XCO文件里存储了工程（产生这个core的工程）以及core的参数设置。可以说这个文件包含了这个core的基本信息，也是最重要的信息。我们在综合的时候，这个文件是必须的。如果在ise中，在add source中假如的core文件就是这个.xco文件。没有这个文件，综合器就不能识别工程里例化的core。

EDN File

 

EDIF Implementation Netlist for a core. Describes how the core is to be implemented. Used as input to the Xilinx implementation tools.
EDN文件当然是一个网表文件。只有这个文件才能进行par。因此，这个文件是在进行par时必须的文件。综合的时候，不需要这个文件。

PS：顺便说下，在生成RAM的时候，如果涉及到初值，如果熟悉coe文件格式的话，完全可以自己写。如果不熟悉，也可以用core generator中的memory editor来产生。对于大容量，且每个存储单元数值都不一样且无规律的初值，写起来实在是个麻烦事情。

在帮助文档中，还有下面一段话，有助我们理解xilinx 的core generator：

The CORE Generator can configure the following types of IP for use in a Xilinx FPGA design:

• IP Cores
   

 

The CORE Generator creates parameterized versions of pre-defined "soft" IP optimized for Xilinx FPGAs. CORE Generator IP includes memories and FIFOs as well as digital signal processing (DSP), math, standard bus interface, standard logic, and networking functions.

• Architecture Wizard IP
  

 

The Xilinx Architecture Wizard configures FPGA architectural or "hard" features and modules, such as the digital clock managers (DCMs) in Virtex-II™ devices, the RocketIO Multi-Gigabit Transceivers (MGTs) in various device families, and the DSP48 slices in Virtex-4™ devices. The Architecture Wizard can easily create configurations that might otherwise require you to write a large set of constraints or HDL attributes.

• Fixed Netlist IP
  

Fixed netlist IP is already synthesized and netlisted. The "black box IP cores" delivered by AllianceCORE™ partners and other third-party IP providers are usually delivered as fixed netlist IP. Listings of IP cores offered by Xilinx and its AllianceCORE partners can be found in the Xilinx IP Center at http://www.xilinx.com/ipcenter.

转自：http://www.eefocus.com/bbs/article_67_85461.html

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个人注：

 

在生成.xaw后，源文件中只有.xaw这个文件，如果想生成.v文件，可以在ISE中的sources区域选中.xaw文件，然后在processes中双击View HDL Source即可……