【学习笔记】【第一章】【Verilog HDL数字集成电路设计方法概述】
来源：互联网 发布：知敬畏 编辑：程序博客网 时间：2024/04/30 11:05
一、Verilog HDL和VHDL
二、Verilog HDL在数字集成电路设计中的优点
如例1中可以方便的改变输入输出的位宽。
功能模块的可重用性：
由于模块的可重用性对于硬件电路开发效率的提高至关重要。因此业界提出了数字集成电路的软核、硬核和固核的概念。
(1)“软核”（Soft Core）一般是指经过功能验证、5000门以上的可综合Verilog HDL或VHDL 模型；
(2) “固核”（Firm Core）通常是指在ASIC和FPGA器件上，经过综合验证、大于5000门以上的电路网表文件；
(3) “硬核”（Hard Core）通常是指在ASIC器件上，经过验证正确的、大于5000门以上的电路结构版图掩模。
三、Verilog HDL数字集成电路设计流程中作用
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