verilog 24分频代码

程序如下：

module div_24(clk,reset_n,dclk_h);
input clk,reset_n;
output dclk_h;

reg dclk_h=0;   注意：modelsim是一个很傻瓜式的软件，模块的输入输出变量一定要赋初值，否则就会出错。例如这里的输出一定要赋初值，否则输出为高阻态
reg [3:0] clk_cnt;

always @ (posedge clk or negedgereset_n)
begin
   if(!reset_n)begin
    clk_cnt<= 0;
    end
    else begin
             if(clk_cnt>=11)begin
                    clk_cnt<= 0;
                    dclk_h<= ~dclk_h;
                 end

           else  

            clk_cnt<= clk_cnt + 1;

      end
end
endmodule

 

激励输入：
 initial begin
  // Initialize Inputs
  clk = 0;
  reset_n = 0; 
 end
 
 always  #5 clk=~clk;
   always  #16 reset_n=1;
 
endmodule

 

仿真结果：