【转】关于分支延迟槽

1. 概述

分支延迟槽 (Branch delayslot)，简单地说就是位于分支指令后面的一条指令，不管分支发生与否其总是被执行，而且位于分支延迟槽中的指令先于分支指令提交(commit)。

看这个代码片段 (MIPS Linux kernel 2.6.17)：

801ea9d4:    02202021    move   a0,s1
801ea9d8:     27a50014    addiu  a1,sp,20
801ea9dc:     0c0ce551    jal  80339544<pcibios_resource_to_bus>
801ea9e0:     02403021   move  a2,s2
801ea9e4:     8e240010    lw    a0,16(s1)
...

MIPS ABI 规定，a0, a1, a2, a3 用于过程调用的前四个参数，则 move a2, s2 是置第 3个参数，但是其位于函数调用指令 jal 80339544（分支指令）之后，这个 move a2, s2 所在地即为一个分支延迟槽。

分支延迟槽在 DSP 和历史较悠久的 RISC 上比较常见，如 MIPS,  SPARC等。PowerPC 和 ARM 上则没有这个概念。x86 亦没有。


2. 缘起

引入分支延迟槽的目的主要是为了提高流水线的效率。

流水线中，分支指令执行时因为确定下一条指令的目标地址（紧随其后 or 跳转目标处？）一般要到第 2级以后，在目标确定前流水线的取指级是不能工作的，即整个流水线就“浪费”（阻塞）了一个时间片，为了利用这个时间片，在体系结构的层面上规定跳转指令后面的一个时间片为分支延迟槽（branchdelayslot）。位于分支延迟槽中的指令总是被执行，与分支发生与否没有关系。这样就有效利用了一个时间片，消除了流水线的一个“气泡”。

这种技术手段主要用在早期没有分支预测的流水线 RISC 上，现代 RISC 实现早就可以在流水线的第 2级利用分支预测确定跳转的目标，分支延迟槽也就失去了原来的价值，但为了软件上的兼容性 MIPS 和SPARC 还是作了保留。

转自：http://hi.baidu.com/comcat/blog/item/c6f4f909cf551bc53ac76359.html