ISE 使用时遇到的问题
来源:互联网 发布:淘宝好的牛排店 编辑:程序博客网 时间:2024/06/06 05:16
1、 第一次在xilinx和modelsim联合仿真的时候出现这种错误 Error: (vopt-19) Failed to access library 'xilinxcorelib_ver' at "xilinxcorelib_ver". # No such file or directory. 意思是找不到xilinxcorelib库,按照如下方法更改之后好了:再在modelsim安装目录下将modelsim.ini中的VoptFlow 由1改为0. 这样就行了。
2、在ISE工程设计中,如果某个信号(key_clk)是从非专用时钟引脚输入的,但在设计时又是作为时钟使用的,ISE布局布线时也会自动将该信号作为全局时钟信号来布线,因其不是从全局时钟脚接入,故出现错误,无法布线成功。错误表示如下:
Place:1018 - A clock IOB / clock component pair have been found that are not placed at an optimal clock IOB /clock site pair. The clock component <key_clk_BUFGP/BUFG> is placed at site <BUFGMUX_X2Y10>.
解决办法:如果这些信号在实际应用中不一定非要使用全局网络,这时可在约束文件(.ucf)中加上如下约束:
NET "clk" CLOCK_DEDICATED_ROUTE = FALSE; //在布线的错误提示中就有这句话,将这句话添加到.UCF文件的最后一行
3、将自己写的程序生成原理图文件(quartus中的BDF文件)的教程
http://www.docin.com/p-335109048.html //点击自己写的verilog文件--Design entry utilities ---creat schematic symbol 即可在原理图绘制的时候使用该文件。如果是调用的IP直接在原理图绘制的时候就可以使用该文件。
3、如何设置XILINX中,不用引脚的电平?
选择顶层文件,在process面板中选中generate programing file ---右键---process properties 在configuration option选项里选择UNUSED IOB PINS 可以配置PULL DOWN /PULL UP /FLOAT 三种模式
选择顶层文件在process面板中选择Generate programming File上点右键选Properties.. 在Configuration Option里有个Unused IOB PINs,里面有PULLUP,PULLDONW和FLOAT,可设置不使用PIN脚的状态选择顶层文件在process面板中选择Generate programming File上点右键选Properties.. 在Configuration Option里有个Unused IOB PINs,里面有PULLUP,PULLDONW和FLOAT,可设置不使用PIN脚的状态选择顶层文件在process面板中选择Generate programming File上点右键选Properties.. 在Configuration Option里有个Unused IOB PINs,里面有PULLUP,PULLDONW和FLOAT,可设置不使用PIN脚的状态
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