DDR2 SSTL_18标准

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　　SSTL(Stub Series Terminated Logic)接口标准也是JEDEC所认可的标准之一。该标准专门针对高速内存(特别是SDRAM)接口。SSTL规定了开关特点和特殊的端接方案，它是为了在高速存储总线上提高信号完整性的目的而创建的。SSTL_3是3.3V标准；SSTL_2是2.5V标准，SSTL_18是1.8V标准。

1.标准概述

标准结构

　　对于使用该标准的IC，标准结构主要分四类：1.IC供电电源标准；2.DC和AC输入参数标准及AC输入测试条件标准；3.IC输出特性标准及AC输出测试条件标准；4.差分信号标准。为了让使用SSTL_18的IC可以无缝的相互通信，该标准同样规定了VREF电平范围。

基本原理

　　随着技术的发展，系统中的总线挂接了越来越多的分支模块，总线需要将每条分支的短截线的影响降到最低。SSTL_18标准使用终结电阻改善这种状况，使总线与相当大的短截线隔离，并且将信号能量在传输线路的电阻上损耗掉，减少IC片内能耗。　　

2.供电电压与输入逻辑电平标准

 供电电压标准

　　Note 1:Vref的值可以由用户自己配置以获得最优的噪声容限。典型的电压范围是(50±1%)*VDDQ ，Vref Min=0.49*1.7，Vref (Max)=0.51*1.9。

　　Note 2:Vref的纹波不能超过±2%*Vref。

　　Note 3:VTT随着接收端的Vref改变。

输入逻辑电平

　　Note 1:接收端的Vref和发送端VDDQ的关系决定了系统的噪声容限。但是，当VIH过载时，接收端的VDDQ决定了VIH的最大门限。当接收端，只能接收没有发送的时候，也就是接收端没有供电电压VDDQ时，VIH最大门限为2.2V。

　　DC输入电平应为接收端识别高低电平的门限，AC输入电平应为信号持续在高或低电平时所要求的容限。

AC测试条件

　　AC测试条件是为了获得高可靠性和可重现测试结果，所定的一个自动测试环境标准。这个自动测试环境是一个具有相当高噪声的环境，使得限定1V的Vswing很难获得干净的信号。这个测试环境为驱动接收端提供一个限定1V的Vswing信号，当然这个信号首先满足输入逻辑电平标准。

 

 

3.SSTL_18输出驱动标准

　　按照上图拓扑，为保证MOS工作正常，MOS的导通电阻Ron不能超过21Ω。

Vout输出标准

　　Note 1：VDDQ=1.7V，Ron<21Ω，Vout在VDDQ与VDDQ-280mV之间。

　　Note 2：VDDQ=1.7V，Ron<21Ω，Vout在0V与280mV之间。

 

　　Note：Voh(min)=VTT+13,4*(20+25)=VTT+603mV；Vol(max)=VTT-13,4*(20+25)=VTT-603mV。

Vin输入噪声容限

　　假设 Ron=20Ω RT=25Ω VDDQ(min)=1.7V VREF(min)=0.49*VDDQ(min)=833mV VTT=VREF(min)+40mV=873mV

　　Vin=VTT*(Ron+Rs)/(Ron+Rs+RT)=873mV*41/66=542mV

　　Vref-Vin=833mV-542mV=291mV

　　根据Table 3 Vin(ac)min=250mV，所以Figure4 拓扑可以满足标准设计要求。SSTL_18驱动在上述条件下低电平工作点为：

　　Iout=(VTT-Vin)/RT=(873mV-542mV)/25Ω=13.24mV

　　Vout=Vin-Iout*Rs=542mV-13.24mA*20Ω=277.2 mV

4.其它应用拓扑

单端对单端源端串接电阻加单并联终结电阻的推挽输出驱动

　　这种拓扑一般用到源端只连到一个目的端，并且有一定距离的情况下。

单端对多端源端串接电阻加单并联终结电阻的推挽输出驱动

源端串接电阻推挽输出驱动

　　在一些应用中设计者希望将信号终结在源端而不通过传输线末端。它的优点是不需要VTT电压，当使用这种拓扑时Rs可以采用更大的阻值以减小终端反射信号。

单并联电阻推挽输出驱动

　　此拓扑用于当信号传输线很长的情况下，如内存条等应用。

双并联电阻推挽输出驱动

　　双端终结。

 检测输出驱动时序拓扑

 

5.差分信号

差分信号输入电平

　　Note 1：Vin(dc)为差分信号单端允许输入电压范围。

　　Note 2：Vid(dc)为差分信号间｜VTR-VCP｜允许输入电压范围。VTR为差分信号正电平，VCP为差分信号互补电平。最小值为Table 2的VIH(dc)-VIL(dc)。

　　Note 1:最小值为Table 3的VIH(dc)-VIL(dc)。

　　Note 2:VIX(ac)为差分信号电平转换时的交点。它的期望值为0.5*VDDQ。

 

AC测试条件

　　AC测试条件是为了获得高可靠性和可重现测试结果，所定的一个自动测试环境标准。这个自动测试环境是一个具有相当高噪声的环境，使得限定1V的Vswing很难获得干净的信号。这个测试环境为驱动接收端提供一个限定1V的Vswing信号，当然这个信号首先满足差分信号输入电平标准。

　　Note 2：自动测试设备(ATE，automatic test equipment)环境输出的Vswing标准。满足table 8的Vid(ac)电平标准。

　　Note 3：与Figure 2 ，Table 2，Table 3一致。

差分输出参数

　　差分输出驱动可以是真正的差分驱动或者是由两个单端输出驱动组成。不管是哪种方式，都满足前面的单端输出标准，另外还加了Table 10标准。

 差分数据信号和差分时钟信号驱动拓扑

　　由单端输出组成的差分数据信号输入端各自接25Ω并联终结电阻。IOH(dc)和IOL(dc)满足Table 5电流要求，不小于13.4mA。

　　时钟差分信号需在输入加100Ω差分终结电阻。IOH(dc)和IOL(dc)满足Table 5电流要求，不小于13.4mA。

 

　　Note 1：VISO为输入信息的偏置电平，期望值为(|VTR+VCP|)/2

　　Note 2：ΔVISO为偏置电平允许波动范围。