Cadance约束设置分析3

      看了TI的AM437X电路板，现将其约束总结一下，以便对地址线和时钟线是按照菊花链拓扑结构进行经验总结。

      上两次总结的约束1是上下两层的T形拓扑结构。

      约束2是上层单层放置，地址的拓扑结构可认为先T型然后左右两边均为菊花链拓扑结构。

      此次约束结构为纯菊花链结构，如下图所示：

数据线布线和以前一样为各字节内保持等长。

时钟线和地址线一样布线，为从CPU开始从DDR3(1)-DDR3(2)-DDR3(3)-DDR3(4)-VTT短接电阻。

如此拓扑结构的优点是没有分叉线，这样信号传输阻抗一致，信号质量比较好。

缺点是延时比较长，这样会导致时钟线和数据线相对传输延时差距比较大，不适合比较高速的数

据传输，这一点会在后面阐述。

CPU-DDR3(1)的地址线和时钟线约束，如下图所示：

CPU-DDR3(2)的地址线和时钟线约束，如下图所示：

CPU-DDR3(3)的地址线和时钟线约束，如下图所示：

CPU-DDR3(4)的地址线和时钟线约束，如下图所示：

DDR3(4)-VTT短接电阻约束，如下图所示：

通过计算可得出以下结果：

时钟线从CPU到DDR3(1)的长度为2235-2242mil,其比数据线长969-976mil;

           从CPU到DDR3(2)的长度为2989-2997mil,其比数据线长1681-1735mil;

           从CPU到DDR3(3)的长度为3709-3718mil,其比数据线长2139-2191mil;

           从CPU到DDR3(4)的长度为4442-4451mil,其比数据线长2536-2595mil。

依据下表：

从上表可知DQS与CK的差值在400M时，最大长度为2500mil,从此可知该电路应该速率比400小很多，

其实一般实际设计数据速率很少超过300M，即最大差值设为2500mil没有任何问题。