Cadance约束设置分析4

      在后续使用cadance的过程中，对allegro的约束管理器有了更进一步的认识和理解，特别进行总结。

      关于CPU到多个DDR存储器的时钟线 地址线及控制线长度约束有以下两种方法进行设置：

      1.使用Match group进行约束，此方法较常用并且容易理解，但是此方法设置时对象较多。

      如下图所示：

      

      在此方法中需要将每根地址线和控制线，以及时钟线的所有分叉线均要设置成等长处理，此为最严格

的约束设置方式。如下图所示：

       

      上图为正规严格的约束特点，在设计中要确保时钟线 地址线 控制线中的每根线分叉线都等长。

      时钟差分线的差分对约束只能保障差分对长度，但是不能保证同根线的分叉等长，这容易引起误解。

      如果在同一面多于4个DDR3存储期时约束条件可以稍微降低一点。

2.使用sigplore进行线条模型提取，前提条件是需要将所有pin pair对象设计完成，然后在sigplore中的约束管理器

中进行match group ecset对象约束，最后将此约束更新到allegro的约束管理器中。

    将使用此约束的所有线条对象归纳到net class(16.6已经没有bus总线概念），然后使用上述进行约束，所有的线条将会自动生成pin pair对象，并且同时会自动生成match group使用起来非常方便。

    若果需要将时钟线加入，可以在match group中进行其他pin pair对象添加。

    注意：pin pair对象只有进行其他约束才不会消失，否则无效。

    一定要确保每根时钟线的所有分叉线等长，其需要使用match group对所有分叉线进行等长设置。

   地址线中的每根是否需要分叉线等长，则要看DDR3的器件分布布局来定。