一、FPGA学习之时分秒简单数字电路设计

设计一个时分秒的简单数字钟电路。

module shi_fen_miao(clk,rst_n,shi,fen,miao);

                    input clk;
                    input rst_n;
                    output[3:0]shi;
                    output[7:0]fen;
                    output[7:0]miao;
                    
                    
                    reg[3:0]shi;
                    reg[7:0]fen;
                    reg[7:0]miao;
                    
                    
                    always@(posedge clk)
                         if(rst_n==1'b0)
                             miao<=8'd0;
                         else if(miao==8'd59)
                             miao<=8'd0;
                         else
                             miao<=miao+1;
                             
                             
                    always@(posedge clk)
                          if(rst_n==1'b0)
                              fen<=8'd0;
                          else if(fen==8'd59)
                              fen<=8'd0;
                          else 
                              begin
                                 if(miao==8'd59)
                                        fen<=fen+1;
                                 else;
                              end
                                                 
                              
                   always@(posedge clk)
                            if(rst_n==1'b0)
                                shi<=4'd0;
                            else if(shi==4'd11)
                                shi<=4'd0;
                            else
                                begin
                                 if(fen==8'd59)
                                     shi<=shi+1;
                                 else;
                                end 
                               

endmodule

按照我这种方法设计是非常简单的，然后你根据自己需加一个数码管显示电路设计就可以了。哈哈哈，是不是很简单呢？