S3C2440_系统时钟
来源:互联网 发布:会计怎么学 知乎 编辑:程序博客网 时间:2024/06/05 15:49
时钟控制逻辑给时钟提供了三种时钟:
FCLK用于CPU 核
HCLK用于AHB总线设备,比如CPU核、存储控制器、中断控制器、LCD控制器、DMA
PCLK用于APB总线设备,比如WATCHDOG、IIS控制器、PWM定时器、MMC接口、ADC
需要通过时钟控制逻辑的PLL提高系统时钟。
PLL有两个,MPLL和UPLL。UPLL专用于USB设备,MPLL用于FCLK、HCLK、PLCK
LOCKTIME寄存器
用于设置Lock Time长度。
MPLL启动后需要等待一段时间(Lock Time)使得其输出稳定
Lock Time时间内FCLK停振,CPU停止工作,之后MPLL输出正常,CPU在新的FCLK下工作。
MPLLCON寄存器
用于设置FCLK与Fin倍数。
/*
* 对于MPLLCON寄存器,[19:12]为MDIV,[9:4]为PDIV,[1:0]为SDIV
* 有如下计算公式:
* S3C2440: MPLL(FCLK) = (2 * m * Fin)/(p * 2^s)
* 其中: m = MDIV + 8, p = PDIV + 2, s = SDIV
* Fin = 12MHz
* 设置CLKDIVN,令分频比为:FCLK:HCLK:PCLK=1:2:4,
* FCLK=200MHz,HCLK=100MHz,PCLK=50MHz
*/
CLKDIVN寄存器
用于设置FCLK、HCLK、PCLK的比例。
MPLLCON = S3C2440_MPLL_200MHZ; /* 现在,FCLK=200MHz,HCLK=100MHz,PCLK=50MHz */
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