verilog中的向量与数组
来源:互联网 发布:乐清知临公立宿舍学校 编辑:程序博客网 时间:2024/05/17 04:03
verilog中向量与数组是两个不同的概念。 reg [7:0] count表示一个位宽为8位的向量;reg count [7:0] 表示一个一维数组,数组中的元素是位宽为1的变量;reg [7:0] count [7:0] 表示一个一维数组,数组中的元素是位宽为8的变量。在赋值时,我们可以直接对整个向量赋值,也可以只对向量中的某些位赋值,但是不能直接对整个数组赋值,只能对数组的某个变量或者数组的某个变量的某些位赋值。直接对数组赋值,后者将数组的值赋给其他变量,都会产生错误。
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