带有同步清0、同步置1的D触发器模块描述及其Testbench测试

来源：互联网发布：中英文版服装软件编辑：程序博客网时间：2024/05/16 15:03

1、Verilog描述具有有异步清0、异步置1的D触发器

//同步复位、置位D触发器模块描述module D_synctrigger(clk,rst,set,D,Q);input clk,rst,set,D;output Q;reg Q;//寄存器定义always @(posedge clk)beginif(rst) //同步清0，高有效 beginQ <= 1'b0;endelse if(set) //同步置1，高有效beginQ <= 1'b1;endelsebeginQ <= D;endendendmodule

使用Quartus II 11.0综合布线之后的RTL视图如下：

2、Testbench描述

//同步复位、置位D触发器Testbench描述`timescale 1ns/1nsmodule D_synctrigger_tb;reg clk,rst,set,D;wire Q;D_synctrigger u1(.clk(clk),.rst(rst),.set(set),.D(D),.Q(Q));initialbeginclk = 0;rst = 0;set = 0;foreverbegin#60 D <= 1;#22 D <= 0;#2  D <= 1;#2  D <= 0;#16 D <= 0;endendalways #940 rst <= ~rst;always #360 set <= ~set;always #20  clk <= ~clk;endmodule

modelsim仿真Testbench波形

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