xilinx fpga学习笔记2
来源:互联网 发布:psp模拟器软件下载 编辑:程序博客网 时间:2024/06/05 10:06
第二章:Xilinx FPGA的结构和分类
目前主流的FPGA都采用基于SRAM工艺的查找表结构,也有一些军品和宇航级FPGA采用Flash或者熔丝与反熔丝工艺的查找表结构。
1、查找表的结构和功能
查找表(Look-Up-Table)简称LUT,LUT本质上就是一个RAM。目前多使用4输入的LUT,所以每一个LUT可以看成一个有4位地址线的RAM。当用户通过原理图或者HDL描述了一个逻辑电路以后,FPGA开发软件会自动计算逻辑电路的所有可能的结果,并把真值表事先写入RAM,每输入一个信号进行逻辑运算就等于输入一个地址进行查表,找出地址对应的内容,然后输出。
ps:1、LUT实现组合逻辑的功能由输入决定,而不是由复杂度决定;
2、LUT实现组合逻辑有固定传输延迟。
2、可配置模块(CLB)
每个CLB连接到一个开关矩阵用于访问通用的布线资源。一个CLB包含一对切片(Slice)。1个Slice包含4个6输入的查找表、8个触发器、多路复用器、算术进位逻辑。连个Slice构成一个CLB。这两个切片没有直接的相互连接关系,每个切片通过列组织在一起。
3、时钟资源和时钟管理单元
a、全局时钟:7系列FPGA提供了具有最高扇出的32个全局时钟线,全局时钟常常由CMT驱动,能完全消除基本的分布延迟。
b、区域时钟:一个区域定义为任何一个有50个I/O和50个CLB高、和半个芯片宽度的区域。7系列FPGA有8~24个区域。每个区域内有4个时钟跟踪。
c、I/O时钟:I/O时钟非常快,只用于I/O逻辑和串行化/解串行(SerDes)电路。7系列提供了从MMCM到I/O的直接连接,用于低扭曲和高性能接口。
d、时钟管理模块(clock management tile,CMT)包含一个混合的时钟管理器(mixed-mode clock manager,MMCM)和一个相位锁相环(phase lock loop,PLL)。
f、块存储器单元:大多数FPGA都具有内嵌的RAM,可以用于高性能状态机、FIFO缓冲区、大的移位寄存器、大的LUT或者ROM。
g、互联资源:FPGA内部定义了不同类型的布线,通过长度来定义。较长的路径元素对于较长的距离来说速度更快
h、专用的DSP块:7系列FPGA内集成了专用的、充分定制的低功耗XtremeDSP DSP48E1 DSP模块。
i、输入输出块:
j、吉比特收发器:
k、PCI-E模块:
l、XADC模块
- xilinx fpga学习笔记2
- xilinx fpga学习笔记1
- xilinx fpga学习笔记3
- xilinx fpga学习笔记4
- xilinx fpga 学习笔记6:行为仿真
- 学习 xilinx fpga 一
- Xilinx FPGA 学习笔记——时钟资源
- Xilinx FPGA 学习笔记一-chipscope 无法观察信号 BUFG
- xilinx fpga学习笔记5:Xst综合属性
- xilinx fpga学习笔记7:时序约束原理
- xilinx fpga学习笔记7:实现属性参数的功能
- Xilinx FPGA 学习笔记——时钟资源
- Xilinx FPGA 学习笔记——时钟资源
- xilinx fpga学习笔记5:Xst综合属性
- xilinx fpga学习笔记7:实现属性参数的功能
- xilinx fpga学习笔记7:时序约束原理
- xilinx FPGA 串口设计笔记
- Xilinx FPGA FFT 应用笔记
- syntaxhighlighter高亮动态代码
- java -verbose命令
- Oracle 跨用户查看视图
- Android 三大图片缓存原理、特性对比
- 下拉菜单 ---树状展现
- xilinx fpga学习笔记2
- 关于nodejs中使用命令行启动报错的问题
- Java Escape加密解密
- 有N个人围成一圈,顺序排号。从第一个开始报数,(从1到3报数),凡报道3的人退出圈子,问最后留下的是原来第几号那位
- WebView
- php异或运算制作加密解密方法
- Sublime Text 3, LICENSE ,配置
- BadgeView使用介绍
- 互联网技术专家对技术或团队负责人这个角色的思考