[verilog读书笔记]1.Verilog HDL数字设计

1.HDL(Hareware Description Language---硬件描述语言)的出现

出现的原因：

• 随着集成电路的发展，芯片上集成的逻辑门越来越多，设计过程也因此越来越复杂，因此设计者希望某些设计阶段能够自动完成。
• 也正是因为这种需要促进了电子设计自动化(Electronic Design Automation, EDA)

设计方法的总体概述：

• 设计者可以使用HDL在寄存器传输级(Register Transfer Level, RTL)对电路进行描述。在这种设计方法下，设计者只需要说明数据(信息)是如何在寄存器之间移动以及如何被处理的，而构成电路的逻辑门及其相互之间的链接数据由逻辑综合工具自动从RTL描述中提取出来。
• 换句话说，设计者可以使用硬件描述语言来描述电路的功能和数据的流向，然后由逻辑综合工具自动综合出由逻辑门及其连接构成的电路结构细节。    

2.典型设计流程

3.HDL的意义

与传统的基于电路原理图的设计方法相比，使用HDL进行设计具有许多优点：

• 设计者可以在非常抽象的层次上对电路进行描述，可以在RTL级对电路进行描述而不必选择特定的制造工艺，逻辑综合工具能够将设计自动转换为任意一种制造工艺版图。
• 设计者可以在设计周期的早期对电路的功能进行验证，可以很容易地对RTL描述进行优化和修改，满足电路功能的要求。
• 便于开发和修改