Cadence Allegro原理图绘制:如何让错位的连接线准确接上管脚
来源:互联网 发布:python 编写登录程序 编辑:程序博客网 时间:2024/04/30 15:29
在Cadence绘制原理图时可能会遇到连接线无法画上或者线错位无法调整的问题(如图1所示),导线不能准确连在接头上,而是游离在外部,出现这个问题的原因就是grid的设置问题。在我出现这个问题时,首先尝试了将网格的密度调高,从0.1调为0.01(图2“Design Template"),但发现并不起作用。
图1
图2
于是乎就想到了是否有网格辅助这个功能的开关,现在我不需要它对我强制辅助。果不其然。这个功能在Options里的“Preferences”偏好选项中,如图3所示。
图3
这个“Pointer snap to grid”就是我说的那个形象的开关了。当然如果没有影响到你的操作,这个选项还是打开为好,能够帮助我们轻松地对齐,但遇到了像我这样的情况,轻轻一点,问题解决。
1 0
- Cadence Allegro原理图绘制:如何让错位的连接线准确接上管脚
- Cadence Allegro原理图绘制:元器件自动编号、off-page引脚页码注释的添加
- Cadence 中原理图的绘制流程
- Cadence Allegro学习之原理图设计
- 【Cadence】OrCAD绘制原理图规范
- Cadence Allegro PCB绘制:布线后的操作教程
- Cadence基础知识3(Allegro常规封装绘制 )
- 绘制控件间的连接线
- 绘制复杂的原理图元件和pcb封装库用于cadence
- cadence allegro 拓扑约束的设置
- cadence -- allegro和ad9之间的转换
- Cadence Allegro导出以前封装的办法
- cadence allegro 17.2 design outline的使用
- cadence的画原理图的技巧
- cadence schematic导出原理图的方法
- 从Altium Designer转换原理图和PCB到Cadence Capture CIS及allegro
- allegro学习之如何绘制二极管的极性标志
- allegro学习之如何设立标准以完美准确的画出封装
- 利用FreeImage将gif图像转为opencv中的Mat
- 让我们冷静一段时间好吗
- beta测试
- 浅谈数据库中join操作
- 聊聊"jQuery is not defined"
- Cadence Allegro原理图绘制:如何让错位的连接线准确接上管脚
- python3的编码问题
- 高效替换字符串中的空格
- 第五篇、创建型设计模式——单例模式
- hash表
- RPC简析
- 思维导图Freemind与Xmind哪个在工作中更好用?
- C#方法的参数关键字:ref、out、params
- 贴吧项目(struts+hibernate)--逻辑代码