64-ia-32架构优化手册——目录

第一章. 略

第二章. Intel(r) 64与IA-32处理器架构

     2.1. SKYLATE微架构

           2.1.1. 前端

           2.1.2. 乱序执行引擎

           2.1.3. 缓存与内存子系统

     2.2. Haswell微架构

           2.2.1. 前端

           2.2.2. 乱序引擎

           2.2.3. 执行引擎

           2.2.4. 缓存与内存子系统

                 2.2.4.1. 读写操作的增强

           2.2.5. Haswell-E微架构

           2.2.6. Broadwell微架构

     2.3. INTEL(R) 微架构Sandy Bridge

          2.3.1. Intel(R) Sandy Bridge流水线概览

          2.3.2. 前端

                2.3.2.1. 遗留解码流水线

                2.3.2.2. 已解码ICache

                2.3.2.3. 分支预测

                2.3.2.4. 微操作队列与循环流检测器

           2.3.3. 乱序引擎

                2.3.3.1. 重命名器

                2.3.3.2. 调度器

           2.3.4. 执行核

           2.3.5. 缓存层次结构

                 2.3.5.1. 读与写操作的概览

                 2.3.5.2. L1 DCache

                 2.3.5.3. 环互联与最后一级缓存

                 2.3.5.4. 数据预取

           2.3.6.系统代理

           2.3.7. Intel(r)微架构Ivy Bridge

     2.4. Intel(r) CORETM微架构增强的Intel(r) CORETM微架构

           2.4.1. Intel(r) CORETM流水线

           2.4.2.前端

                 2.4.2.1. 分支预测单元

                 2.4.2.2. 指令获取单元

                 2.4.2.3. 指令队列（IQ）

                 2.4.2.4. 指令解码

                 2.4.2.5. 栈指针追踪器

                 2.4.2.6. 微融合

           2.4.3. 执行核

                 2.4.3.1. 发布端口与执行单元

           2.4.4. Intel (r) Advanced Memory Access

                 2.4.4.1. 读与写

                 2.4.4.2. 预取数据到L1缓存

                 2.4.4.3. 数据预取逻辑

                 2.4.4.4. 写转发

                 2.4.4.5. 内存歧义消除