RAM输出延时

RAM IP核设置：

                  图1

                      图2

设置一个如图1所示的RAM,当图2中的Port B中Register Port B Output of Memory Primitives和Register Port B Output of Memory Core都选中时，输出总共延时3个时钟（输出自身的一个时钟延时+Register Port B Output of Memory Primitives（1个时钟）+Register Port B Output of Memory Core（1个时钟））。