FPGA使用IP core中的DDR3模块遇到的报错（ERROR:NgdBuild:770

执行 Implement Design 后报错：
ERROR:NgdBuild:770 - IBUFG
   'ddr3_inst/memc3_infrastructure_inst/se_input_clk.u_ibufg_sys_clk' and BUFG
   'ddr_dcm_inst/clkout1_buf' on net 'clk_ddr3' are lined up in series. Buffers
   of the same direction cannot be placed in series.
ERROR:NgdBuild:924 - input pad net 'clk_ddr3' is driving non-buffer primitives:


解决办法：
1.对工程下prj\ipcore_dir\mcb3_ddr3\user_design\par\mcb3_ddr3.ucf文件中的
NET  "c3_sys_clk"                                  IOSTANDARD = LVCMOS25 ;
NET  "c3_sys_rst_i"                                IOSTANDARD = LVCMOS15 ;
增加注释符号#变为：
#NET  "c3_sys_clk"                                  IOSTANDARD = LVCMOS25 ;
#NET  "c3_sys_rst_i"                                IOSTANDARD = LVCMOS15 ;
2.对工程下ipcore_dir\mcb3_ddr3\user_design\rtl\infrastructure.v文件中的
      IBUFG  u_ibufg_sys_clk
          (
           .I  (sys_clk),
           .O  (sys_clk_ibufg)
           );
修改为：
/*
      IBUFG  u_ibufg_sys_clk
          (
           .I  (sys_clk),
           .O  (sys_clk_ibufg)
           );*/
  assign sys_clk_ibufg = sys_clk;