FPGA使用IP时心得
来源：互联网 发布：php 一句话木马 菜刀 编辑：程序博客网 时间：2024/05/18 20:51
1、在使用锁相环的时候，定义锁相环的时钟输入引脚应该是全局时钟，输出的locked 为高的时候表示输出时钟锁定成功，输出有效
2、FIFIO的使用：
a:使用不同读写时钟是，在xilinx中可以输入输出位宽不一致（quartus中没有注意到这个问题，不知道可不可以实现该功能）
b:读使能下降沿来临之后，输出数据线上的数据不是0，而是读使能的最后一个时钟周期所传输的数据
c:FIFO默认的是时钟上升沿输出数据，我用8bit数据的时候，输出数据比读使能延迟了一个时钟周期
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