数字电路设计之verilog的define和parameter
来源:互联网 发布:淘宝店铺装修 知乎 编辑:程序博客网 时间:2024/05/29 04:32
1.语法定义
parameter xx = yy;
`define xx yy ( 注: 句尾无分号)
2.作用范围
parameter 作用于声明的那个文件。
`define 从编译器读到这条指令开始到编译结束都有效,或者遇到`undef命令使之失效。后来我试了一次发现真的是每个文件都要define一次,我觉得和parameter确实差不多。
3.功能
状态机的定义可以用parameter 定义,但是不推荐使用`define 宏定义的方式,因为'define 宏定义在编译时自动替换整个设计中所定义的宏,而parameter 仅仅定义模块内部的参数,定义的参数不会与模块外的其他状态机混淆。例如一个工程里面有两个module 各包含一个FSM,如果设计时都有IDLE 这一名称的状态,如果使用'define 宏定义就会混淆起来,如果使用parameter 则不会造成任何不良影响。但是我觉得在设计比如CPU这样的大型电路的时候我觉得使用define会更好,比如在顶层模块定义一些指令,那么就有一个好的规范,别的文件的定义和这个define一样的时候就会有warning。
0 0
- 数字电路设计之verilog的define和parameter
- Verilog的parameter 和 define
- Verilog中parameter和define的区别
- Verilog中parameter和define的区别
- Verilog中parameter和define的区别
- Verilog中parameter和define的区别
- Verilog define和parameter的区别
- 数字电路设计之堆栈的verilog实现
- 数字电路设计之VGA的字母显示的verilog实现
- verilog语言中define,parameter和localparam的区别
- 数字电路设计之同步状态机的verilog HDL实现
- 数字电路设计之各种触发器的verilog实现
- 数字电路设计之奇偶分频的verilog实现
- 数字电路设计之算数右移的verilog实现
- 数字电路设计之写verilog易犯的错误
- 数字电路设计之循环右移的verilog实现
- 数字电路设计之verilog的门级描述
- 数字电路设计之恢复余数除法器的verilog实现
- Unity3D脚本:快速判断手势是上下左右
- 基于业务规则的客户风险评分 - Drools实现
- Java线程(十):CAS
- iphone技术总结
- ps快捷鍵
- 数字电路设计之verilog的define和parameter
- 关于蚌埠澳美佳医院简介
- 【九度OJ】1029【HashMap查找】【版本二】
- C++ 随机数rand()和srand()
- Activity有四种加载模式launchMode
- poj2104(函数式线段树/主席树)
- js判断文本框剩余可输入字数
- win7删除ubuntu系统
- MBTI 性格测试