verilog中对于inout信号的处理

芯片外部引脚很多都使用inout类型的，为的是节省管腿。一般信号线用做总线等双向数据传输的时候就要用到INOUT类型了。就是一个端口同时做输入和输出。 inout在具体实现上一般用三态门来实现。三态门的第三个状态就是高阻'Z'。当inout端口不输出时，将三态门置高阻。这样信号就不会因为两端同时输出而出错了,更详细的内容可以搜索一下三态门tri-state的资料. 1 使用inout类型数据,可以用如下写法: inoutdata_inout; input data_in; 
regdata_reg;//data_inout的映象寄存器 reglink_data; 
assigndata_inout=link_data?data_reg:1’bz;//link_data控制三态门 //对于data_reg,可以通过组合逻辑或者时序逻辑根据data_in对其赋值.通过控制link_data的高低电平,从而设置data_inout是输出数据还是处于高阻态,如果处于高阻态,则此时当作输入端口使用.link_data可以通过相关电路来控制.  
2 编写测试模块时,对于inout类型的端口,需要定义成wire类型变量,而其它输入端口都定义成reg类型,这两者是有区别的. 
当上面例子中的data_inout用作输入时,需要赋值给data_inout,其余情况可以断开.此时可以用assign语句实现:assigndata_inout=link?data_in_t:1’bz;其中的link ,data_in_t是reg类型变量,在测试模块中赋值. 另外,可以设置一个输出端口观察data_inout用作输出的情况: Wire data_out_t; 
Assign data_out_t=(!link)?data_inout:1’bz; 3in RTL 
inout use in top module(PAD) dont use inout(tri) in sub module 
也就是说，在内部模块最好不要出现inout，如果确实需要，那么用两个port
实现，到顶层的时候再用三态实现。理由是：在非顶层模块用双向口的话，该双向口必然有它的上层跟它相连。既然是双向口，则上层至少有一个输入口和一个输出口联到该双向口上，则发生两个内部输出单元连接到一起的情况出现，这样在综合时往往会出错。 
对双向口，我们可以将其理解为2个分量：一个输入分量，一个输出分量。另外还需要一个控制信号控制输出分量何时输出。此时，我们就可以很容易地对双向端口建模。 例子： CODE: 
module dual_port ( .... inout_pin, .... ); 
inoutinout_pin; wireinout_pin; wireinput_of_inout; wire output_of_inout; wire out_en; 
assigninput_of_inout = inout_pin; 
assigninout_pin = out_en ? output_of_inout : endmodule 
可见，此时input_of_inout和output_of_inout就可以当作普通信号使用了。 4.仿真 
在仿真的时候，需要注意双向口的处理。如果是直接与另外一个模块的双向口连接，那么只要保证一个模块在输出的时候，另外一个模块没有输出（处于高阻态）就可以了。 

如果是在ModelSim中作为单独的模块仿真，那么在模块输出的时候，不能使用force命令将其设为高阻态，而是使用release命令将总线释放掉 
很多初学者在写testbench进行仿真和验证的时候，被inout双向口难住了。仿真器老是提示错误不能进行,在这里要说明一下inout口在testbench中要定义为wire型变量 总结如下： 
1、inout端口不能被赋值为reg型，因此，不能用于always语句中。 2、if等条件语句只能用于initial语句及always语句。 
3、因此，对于inout端口的逻辑判断，要用到？：条件表达式，来控制高阻的赋值 
4、需要有一个中转的寄存器，这样，在always语句中，才可以将输入的信号赋给输出（用inout代替纯output） 
5、高阻态不要用于芯片内部，应该用逻辑引到引脚处，然后用高阻来实现。 此外，当inout信号作为输入时，在测试代码的初始化赋值中，应该 force db=1，用这种赋值的方式，否则由于db相当于是wire型，正常的赋值会被报错的。（再用force赋值的时候，必须要用=）。 
 在调用模块进行仿真时，输入信号要为reg 类型，输出信号要为wire