应用quartus11.0及modelsim实现的PWM波形仿真（二）

接着（一）来写：

12.在编译完成之后，我们需要用modelsim对其进行仿真，首先，在导航栏中选定Cyclone Ⅲ，右键打开setting，在simulation中选择ModelSim，Verilog HDL，说明我的放纵软件时modelsim，仿真语言用verilog编写；

13.然后再工具栏选定Processing—Start—Start Test Bench Template Write，这一步是建立在上一步的基础，否则该操作不会生成仿真文件；

14.生成的仿真文件如下图，帮我们例化了接口，提供了一个模板，该文件默认存放于simulation文件夹下，默认名称为Block10.vt；

15.编写仿真文件如下图，就是给定输入，记住图中module之后的名称Block1_vlg_tst，之后有用；

16.在导航栏中右键，打开如下图中的setting；

17.选择EDA Tool Setting中的Simulation，tool name为ModelSim，然后还有一些设置如图，在NativeLink settings中勾选Compile test bench，然后点击右侧的Test Benches；

18.随后出现如下图，是空的，我们新建一个，点击New；

19.打开后如下图设置，Test bench name名字可随意设置，没有空格就可以了，Top level module in test bench不是随便写的！！！必须和第15步中的testbench里的module名称保持一致。Test bench files则添加Block1.vt即可，这个文件在simulation中。完成后点击ok切回去就可以；

20.接下来这一步需要注意，因为modelsim只能仿真.v文件，所以我们需要根据Block1.bdf生成Block.v文件，大家先要打开Block1.bdf，切到方块图的画面，然后再进行下图中的操作，点击Create HDL Design File from Current File；

21.文件类型要选择Verilog HDL，然后OK，保存目录大家也都看到了，都是在我们之前新建工程时所建的文件夹下面的；

22.接下里就比较麻烦了，要把Block1.bdf删掉，用Block.v作顶层文件替代，其实这两个文件是一样的，但modelsim只认识.v，不认识.bdf。在下图的Files中，我们选定Block1.bdf，然后delete删掉它，图中是已经删了；

23.然后，我们把Block1.v文件用quartus打开（不要问我Block1.v在哪里，不是前面刚刚新建的嘛），这时候，点击一下编译，Block.v就进去了，成了顶层文件。这个Block1.v文件还是先要用quartus打开的，否则编译的时候Block1.v进不到工程中的，不要问我为什么，试出来的*^_^*；

24.编译介绍后，接下来就是调用modelsim了，选择工具栏中的Tools，选定EDA RTL Simulation，就开始进行我们的功能仿真了；

25.最后，我们需要做的就是等待了，因为需要编译和调用很多文件，时间还是需要点的。即使wave界面打开了，产生波形也是需要时间的，不要急。一开始你看到没有波形，不一定是程序有问题，等到上面的操作栏有颜色了，不再是灰色的时候，仿真就是进行完毕了。可以用缩小按钮，来看看我们的波形，如下图，我们的生成的是一个占空比为30%的PWM输出。

写到这里，就都写完了。其实quartus操作也不会这么死，如果你熟练掌握了，也不需要按照我这个一步一步来的，本文主要是想给刚刚接触FPGA、quartus、modelsim的同学一个具体的操作步骤，好有一个感性的认识。

如果有问题的同学，可以在这里留言。我是刚刚学FPGA，学的比较浅，而FPGA里面的水蛮深的，下一步，希望自己可以掌握Nios Ⅱ。