Verilog基础知识11（异步FIFO为什么使用格雷码（gray-code） ）

需求说明：Verilog设计

内容       ：第一部分 异步FIFO为什么使用格雷码

                  第二部分 格雷码在异步FIFO中的使用

来自       ：时间的诗

第一部分 异步FIFO为什么使用格雷码

原文：http://www.cnblogs.com/kxk_kxk/p/3931591.html

异步FIFO通过比较读写地址进行满空判断，但是读写地址属于不同的时钟域，所以在比较之前需要先将读写地址进行同步处理，将写地址同步到读时钟域再和读地址比较进行FIFO空状态判断（同步后的写地址一定是小于或者等于当前的写地址，所以此时判断FIFO为空不一定是真空，这样更保守），将读地址同步到写时钟域再和写地址比较进行FIFO满状态判断（同步后的读地址一定是小于或者等于当前的读地址，所以此时判断FIFO为满不一定是真空，这样更保守），这样可以保证FIFO的特性：FIFO空之后不能继续读取，FIFO满之后不能继续写入。

大多数情形下，异步FIFO两端的时钟不是同频的，或者读快写慢，或者读慢写快，这时候进行地址同步的时候，可能会有地址遗漏，以读慢写快为例，进行满标志判断的时候需要将读地址同步到写时钟域，因为读慢写快，所以不会有读地址遗漏，同步后的读地址滞后当前读地址，所以可能满标志会提前产生。进行空标志判断的时候需要将写地址同步到读地址，因为读慢写快，所以当读时钟同步写地址的时候，必然会漏掉一部分写地址（写时钟快，写地址随写时钟翻转，直到满标志出现为止），那到底读时钟会同步到哪个写地址？不必在意是哪一个，我们关注的是漏掉的地址会不会对FIFO的空标志产生影响。比如写地址从0写到10，期间读时钟域只同步到了2,5,7这三个写地址，漏掉了其他地址。同步到7地址时，真实的写地址可能已经写到10地址，相当于“在读时钟域还没来得及觉察的情况下，写时钟域可能偷偷写了数据到FIFO去”，这样在比较读写地址的时候不会产生FIFO“空”读操作。漏掉的地址也没有对FIFO的逻辑操作产生影响。

我们可以对异步FIFO的地址采用binary编码，这样并不影响异步FIFO的功能，前提是读写地址同步时能够保持正确。这种情况在功能仿真时完全正确，问题只有到时序仿真时才会遇到。毛刺可以说是异步电路的杀手，一个毛刺被触发器采样后会被放大，然后传播，导致电路功能出错。binary编码的地址总线在跳变时极易产生毛刺，因为binary编码是多位跳变，在实现电路时不可能做到所有的地址总线等长，address bus skew必然存在，而且写地址和读地址分属不同时钟域，读写时钟完全异步，这样地址总线在进行同步过程中出错不可避免，比如写地址在从0111到1000转换时4条地址线同时跳变，这样读时钟在进行写地址同步后得到的写地址可能是0000-1111的某个值，这个完全不能确定，所以用这个同步后的写地址进行FIFO空判断的时候难免出错。

这个时候gray码体现了价值，一次只有一位数据发生变化，这样在进行地址同步的时候，只有两种情况：1.地址同步正确；2.地址同步出错，但是只有1位出错；第一种正确的情况不需要分析，我们关注第二种，假设写地址从000->001，读时钟域同步出错，写地址为000->000，也就是地址没有跳变，但是用这个错误的写地址去做空判断不会出错，最多是让空标志在FIFO不是真正空的时候产生，而不会出现空读的情形。所以gray码保证的是同步后的读写地址即使在出错的情形下依然能够保证FIFO功能的正确性，当然同步后的读写地址出错总是存在的（因为时钟异步，采样点不确定）。这里需要注意gray码只是在相邻两次跳变之间才会出现只有1位数据不一致的情形，超过两个周期则不一定，所有地址总线bus skew一定不能超过一个周期，否则可能出现gray码多位数据跳变的情况，这个时候gray码就失去了作用，因为这时候同步后的地址已经不能保证只有1位跳变了。

另外需要将地址总线打两拍，这是为了避免亚稳态传播，理论上将打两拍不能消除亚稳态现象，因为时钟异步，亚稳态不可避免，但是可以极大降低亚稳态传播的概率，低频情况下甚至STA不需要分析这里的异步时序，因为寄存器都可以在一拍内将亚稳态消除，恢复到正常0/1态。而在高频情况下则不一定，尤其在28nm工艺以下，需要检查两级触发器的延迟，保证延迟低，这样可以提高Tr，提高系统MTBF。

第二部分 格雷码在异步FIFO中的使用

原文：http://blog.163.com/fpga_ip/blog/static/20444302420123268413975/

1.格雷码的介绍

        在介绍格雷码之前，我们先说说自然二进制码，也就是我们经常说的二进制数。我们用二进制数表示一个变化的数值，例如，用一个8位的二进制数表示热水壶的温度，温度是不断连续变化的，36°C、37°C、38°C......，那么温度每升高一度，二进制数就加1。这时候，二进制数有可能是多个位同时变化的：当温度由119°C变成120°C时，二进制数由01110111变化成01111000，有四个位发生变化；当二进制数由177°C变化成178°C时，二进制数由01111111变化成10000000，有8个位发生了变化。也就是说，自然二进制数在表示一个连续变化的数值时，可能会有多个位同时发生变化，每个位翻转（变化）的频率是比较高的，这在某些应用场合，如在FPGA内部跨时钟域传输数据时，是十分不利的。

        而格雷码，由于具有循环特性和单步特性，当用它表示一个连续变化的数值时，仅有一个位会翻转，大大的降低了位翻转的频率，因而可以保证传输的稳定性，较少传输误码率。格雷码的单步特性是指，当格雷码表示的一个数值，连续变化时，格雷码只有一个位会变化。例如，当十进制数由7变成8时，自然二进制数是由0111变成1000，格雷码是由0100变成1100。自然二进制数有4位发生翻转，格雷码只有一位发生翻转。格雷码的循环特性是指，当一个格雷码表示的数，由最大值变为最小值时，也只有一个位发生翻转。例如，一个4位的格雷码，能表示的最大十进制数是15，能表示的最小十进制数是0，当十进制数由15变成0时，自然二进制数由1111变成0000，格雷码由1000变成0000。自然二进制数有4位翻转，格雷码只有1位翻转。

2.格雷码与自然二进制数的转换

      二进制码->格雷码：
      从最右边一位起，依次将每一位与左边一位异或(XOR)，作为对应格雷码该位的值，最左边一位不变(相当于左边是0)；


      格雷码->二进制码：
      从左边第二位起，将每位与左边一位解码后的值异或，作为该位解码后的值（最左边一位依然不变）。


      以下给出四位格雷码与二进制数、十进制数的对照表：

 十进制数 二进制数 格雷码 0 0000 0000 1 0001 0001 2 0010 0011 3 0011 0010 4 0100 0110 5 0101 0111 6 0110 0101 7 0111 0100 8 1000 1100 9 1001 1101 10 1010 1111 11 1011 1110 12 1100 1010 13 1101 1011 14 1110 1001 15 1111 1000

3.格雷码在异步FIFO中的应用

        在异步FIFO中，写操作和读操作工作在不同的时钟域，需要跨时钟域来传递FIFO的空满状态信息。一般是通过传递读写的地址来实现空满状态控制的。写地址减去读地址(如果写地址小于读地址，则写地址先加上FIFO深度再减去读地址），即为FIFO中存放的数据个数，由此产生FIFO的空满判断。不管是读地址还是写地址，每次变化都是加1，溢出后从0开始重新累加。当写地址跨越时钟域到达读操作一侧时，需要用读时钟去采样由写时钟产生的数据（即写地址）。由于是异步操作，有可能会出现竞争和冒险，采样过程不满足建立保持时间，导致亚稳态。写地址变化的位越多，出现亚稳态的位就越多，用读时钟采样时出错的概率越高。同理，当读地址跨越时钟域到达写操作侧时，读地址变化的位越多，写时钟采样时出错的概率越高。因为，必须采用有效的编码，降低读写地址在连续变化时的位翻转率。采用格雷码就能有效的降低连续变化数值的位翻转率。所以，可以在将地址跨越时钟域之前，先转换成格雷码，然后跨越时钟域。到达另一时钟域后，通过两级寄存器消除亚稳态，再将格雷码转换成二进制数。这样，每次地址变化，跨越时钟域时只有一位可能出错，可以大幅降低出错概率，提高FIFO运行的可靠性。

4.设计实例

       对于使用格雷码实现异步FIFO的实例，可参阅：异步FIFO的实现 。

5.知识扩展

       格雷码虽然也是用0和1表示，但它并不是二进制数，格雷码是一种变权码，每个位码没有固定的大小。在各种进制数的表示方法中，每一位有一个大小，称之为权，一个数的大小不仅与它的数字（十进制为0~9，十六进制为0~f，二进制为0和1）有关，还有数字的位置有关，数值放在权比较大位置，数就比较大。如同样是使用数字0和1，十进制数1000就比0001要大。十进制数的位权是以10为底的幂，二进制数的位权是以2为底的幂，十六进制数的位权是以16为底的幂。幂的指数从右到左依次增加。例如，在自然二进制数0100中，右边开始数第一个位码的大小（位权）是2的0次方，第二个位码的大小是2的1次方，第三个位码的大小是2的2次方。而格雷码的每一个位不具有固定的权（大小)。

      另外，格雷码编码方式不是唯一的，本文介绍的是最常用的一种。